在電子設(shè)計(jì)領(lǐng)域，隨著計(jì)算機(jī)技術(shù)、大規(guī)模集成電路技術(shù)、EDA（Electronics Design Automation）技術(shù)的發(fā)展和可編程邏輯器件的廣泛應(yīng)用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展。基于EDA技術(shù)和硬件描述語言的自上而下的設(shè)計(jì)技術(shù)正在承擔(dān)起越來越多的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。本課題的數(shù)字頻率計(jì)設(shè)計(jì)，采用自上向下的設(shè)計(jì)方法，用AT89C51單片機(jī)作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個(gè)電路的測試信號控制、數(shù)據(jù)運(yùn)算處理、鍵盤掃描和控制數(shù)碼管的顯示輸出。一塊復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）芯片EPM7128SLC84-15完成各種時(shí)序邏輯控制、計(jì)數(shù)功能。在MAX+PLUSⅡ平臺上，用VHDL語言編程完成了CPLD的軟件設(shè)計(jì)、編譯、調(diào)試、仿真和下載。在AT89C51單片機(jī)控制下，當(dāng)打開閘門信號時(shí)，被測信號經(jīng)過放大、整形后與系統(tǒng)提供的50MHz基準(zhǔn)時(shí)鐘信號同時(shí)送入CPLD的兩個(gè)輸入端計(jì)數(shù)，當(dāng)閘門信號關(guān)閉時(shí)，CPLD內(nèi)的兩套32位計(jì)數(shù)器同時(shí)停止計(jì)數(shù)，單片機(jī)將計(jì)數(shù)器的計(jì)數(shù)值分為四次讀入其內(nèi)存進(jìn)行運(yùn)算處理，并將... 

【文章來源】：內(nèi)蒙古大學(xué)內(nèi)蒙古自治區(qū) 211工程院校

【文章頁數(shù)】：37 頁

【學(xué)位級別】：碩士

【部分圖文】：

EPM7128SLC84一15的結(jié)構(gòu)框圖


本文編號：3608744