單電子晶體管（single electron transistor, SET）能夠控制單個(gè)電子一個(gè)接一個(gè)的通過(guò)島從源端隧穿至漏端,相比于傳統(tǒng)的CMOS電路,SET電路具有低功耗以及集成密度高等優(yōu)點(diǎn)。目前SET的制備工藝逐漸向CMOS的制備工藝兼容,并且逐漸趨近于實(shí)用化。SET與MOSFET混合制備工藝進(jìn)一步推進(jìn)了SET/MOSFET混合邏輯單元的廣泛應(yīng)用。因此,本文基于當(dāng)前單電子晶體管制備發(fā)展趨勢(shì),分析研究SET的新性質(zhì),以此為基礎(chǔ)提出了基于SET庫(kù)侖震蕩特性的邏輯設(shè)計(jì)方法,并設(shè)計(jì)了基于SET/MOSFET混合邏輯單元的可重構(gòu)邏輯、多值邏輯單元等,主要?jiǎng)?chuàng)新工作體現(xiàn)在:1.提出了一種單島SET電導(dǎo)分析模型,并對(duì)其電導(dǎo)特性進(jìn)行了分析。晶體管的源漏電導(dǎo)G_ds隨著源漏電壓|V_ds|的增大逐漸以周期T（vds）震蕩衰減,周期T（vds）只與C_dR_d/R_s以及C_sum - C_d有關(guān),并且當(dāng)|V_ds|足夠大, G_ds... 

【文章來(lái)源】：國(guó)防科技大學(xué)湖南省 211工程院校 985工程院校

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【學(xué)位級(jí)別】：博士

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摘要
ABSTRACT
第一章 緒論
    1.1 CMOS 與納米器件
        1.1.1 CMOS 尺寸縮小的極限
        1.1.2 新型納米器件：后CMOS 時(shí)代
    1.2 單電子學(xué)與單電子晶體管
        1.2.1 單電子現(xiàn)象及半經(jīng)典理論
        1.2.2 單電子器件制備方法
        1.2.3 單電子器件模擬理論
        1.2.4 基于單電子晶體管的邏輯設(shè)計(jì)
    1.3 課題的研究?jī)?nèi)容
        1.3.1 單電子晶體管的模擬分析
        1.3.2 單電子晶體管的邏輯設(shè)計(jì)
    1.4 本文的主要貢獻(xiàn)與創(chuàng)新
    1.5 論文的結(jié)構(gòu)
第二章 單電子晶體管建模
    2.1 單電子正則理論
        2.1.1 隧穿率
        2.1.2 自由能變化
    2.2 穩(wěn)態(tài)圖
    2.3 蒙特卡洛模擬及其改進(jìn)
        2.3.1 一維多島SET 的蒙特卡洛模擬
        2.3.2 nSET：改進(jìn)蒙特卡洛方法
        2.3.3 討論
    2.4 單電子晶體管主方程模擬及其實(shí)現(xiàn)
        2.4.1 主方程模擬
        2.4.2 單島SET 的HSPICE 模擬實(shí)現(xiàn)
    2.5 小結(jié)
第三章 單電子晶體管特性分析研究
    3.1 一維單電子晶體管特性分析
        3.1.1 穩(wěn)態(tài)圖
        3.1.2 I-V 特性
        3.1.3 背景電荷-Q0
        3.1.4 溫度相關(guān)性
        3.1.5 與單島比較
    3.2 雙島單電子晶體管穩(wěn)態(tài)圖分析
        3.2.1 模型
        3.2.2 模擬結(jié)果及討論
    3.3 單島單電子晶體管電導(dǎo)特性分析
        3.3.1 電導(dǎo)分析模型
        3.3.2 G_(ds) - V_(ds) 以及G_(ds) - V_(gs) 特性分析
        3.3.3 溫度相關(guān)性分析
        3.3.4 結(jié)電阻對(duì)晶體管電導(dǎo)的影響
        3.3.5 結(jié)電容對(duì)晶體管電導(dǎo)的影響
        3.3.6 噪聲對(duì)晶體管電導(dǎo)的影響
    3.4 單電子晶體管負(fù)微分電導(dǎo)特性分析
        3.4.1 負(fù)微分電導(dǎo)分析方法
        3.4.2 模擬結(jié)果及討論
    3.5 小結(jié)
第四章 基于可調(diào)庫(kù)侖震蕩特性的邏輯設(shè)計(jì)方法
    4.1 單電子晶體管庫(kù)侖震蕩的可調(diào)特性
    4.2 單電子晶體管邏輯設(shè)計(jì)方法
        4.2.1 背景:THmnW 邏輯門(mén)與單電子晶體管
        4.2.2 設(shè)計(jì)方法
        4.2.3 邏輯門(mén)的設(shè)計(jì)
    4.3 小結(jié)
第五章 單電子晶體管邏輯設(shè)計(jì)
    5.1 基于SET 反相器的可重構(gòu)邏輯
        5.1.1 單電子晶體管反相器
        5.1.2 基于SET 反相器的可重構(gòu)邏輯設(shè)計(jì)
    5.2 基于SET-MOSFET 單元的邏輯設(shè)計(jì)
        5.2.1 基于SET-MOSFET 單元的可重構(gòu)邏輯
        5.2.2 基于SET-MOSFET 單元的全加器設(shè)計(jì)
        5.2.3 基于SET-MOSFET 單元的多值邏輯設(shè)計(jì)
    5.3 基于SET|MOSFET 單元的邏輯設(shè)計(jì)
        5.3.1 基于SET|MOSFET 單元的可重構(gòu)邏輯
        5.3.2 基于SET|MOSFET 單元的多值邏輯設(shè)計(jì)
    5.4 小結(jié)
第六章 結(jié)束語(yǔ)
    6.1 工作總結(jié)
    6.2 研究展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果



本文編號(hào)：3599949