發(fā)布時(shí)間：2021-07-03 20:30

　　可編程邏輯器件（CPLD/FPGA）已經(jīng)在工業(yè)自動(dòng)化、通訊、航空航天、汽車電子、醫(yī)藥、消費(fèi)類電子和其它高新技術(shù)領(lǐng)域得到了非常廣泛的應(yīng)用。它具有編程方式簡(jiǎn)單,速度快,可靠性高,開發(fā)周期短,開發(fā)工具和設(shè)計(jì)語(yǔ)言標(biāo)準(zhǔn)化,功能強(qiáng),應(yīng)用廣泛,適應(yīng)性強(qiáng),易學(xué)易用等諸多優(yōu)點(diǎn),使得它在當(dāng)今市場(chǎng)上占據(jù)越來(lái)越重要的地位。本文介紹了各種編程技術(shù)的編程原理,CPLD/FPGA的邏輯結(jié)構(gòu)和互連資源,在系統(tǒng)可編程技術(shù)以及可編程邏輯器件的開發(fā)實(shí)例。在此基礎(chǔ)上,本文著重對(duì)可編程器件（CPLD/FPGA）結(jié)構(gòu)中的一些關(guān)鍵參數(shù)進(jìn)行具體分析與討論,如在分析FPGA的資源互連時(shí),線寬、線距、線長(zhǎng)對(duì)芯片的面積、延時(shí)、功耗的影響,并針對(duì)具體的工藝庫(kù)分析它們的最優(yōu)值;其次對(duì)芯片的外圍電路靈敏放大器進(jìn)行優(yōu)化和改進(jìn),雖然面積有所增加,但在沒(méi)有功耗增加的基礎(chǔ)上放大器的性能得到了提升;最后,在兩種加法器的FPGA實(shí)現(xiàn)時(shí),通過(guò)Altera QuartusII仿真軟件分析了它們的性能、面積和功耗并進(jìn)行了比較。 

【文章來(lái)源】：江南大學(xué)江蘇省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：58 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

T-VPack進(jìn)行封裝的實(shí)例電路

CPLD/FPGA 的邏ule, LM )是 CPLD/FPGA 實(shí)現(xiàn)各種速度性能、CAD 工具的開發(fā)都有重要出端和面積都將增加, 而實(shí)現(xiàn)一個(gè)片中布線面積的比例。下面對(duì)幾種主件都含有很多規(guī)則陣列的基本邏輯器的基本邏輯單元；(2)基于可編。器的基本邏輯模塊X）的邏輯模塊在資源利用率方面有適合于 VHDL/Verilog 自動(dòng)邏輯綜合計(jì)效率。Actel[16]公司的 FPGA 產(chǎn)品輯模塊。

圖 3.2 用 MUX 實(shí)現(xiàn)的邏輯表達(dá)式定理，所有的函數(shù)都可以展開成若干個(gè)通過(guò)對(duì)輸入 A0、A1 和 SA 的選擇，2 輸入LD 的基本邏輯單元有以下優(yōu)點(diǎn)：函數(shù)功能電路。例如，ACT1 邏輯模塊能 4 輸入的函數(shù)，總共為 702 個(gè)邏輯功能 邏輯模塊來(lái)構(gòu)成觸發(fā)器實(shí)現(xiàn)時(shí)序邏輯。同時(shí)增加了互連和相關(guān)的寄生電容。為了時(shí)序邏輯，將 ACT1 模塊和一個(gè)由基本門軟件可以很簡(jiǎn)單有效的滿足時(shí)序邏輯映化了布局和布線步驟，因此，使得布線

【參考文獻(xiàn)】：
期刊論文
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