YHFT-DX芯片是一款采用65nm CMOS工藝，目標工作頻率為800MHz的高性能DSP。論文以YHFT-DX芯片的層次化設(shè)計為項目背景，對層次化邏輯綜合、層次化物理設(shè)計和芯片級互連等問題進行了研究，主要完成了以下工作：1)采用CCWSR策略對YHFT-DX芯片的RTL級代碼進行了層次化綜合。針對子模塊的劃分和約束分配進行了深入研究，并將低功耗技術(shù)應(yīng)用到了子模塊和全芯片的設(shè)計中，在滿足時序的同時降低了系統(tǒng)功耗。和展平化綜合方法相比，雖然層次化綜合的面積增加了大約2.5%，但動態(tài)功耗卻降低了20%，綜合一次的時間更是降低到只有前者的1/8；2)使用層次化設(shè)計方法完成了YHFT-DX芯片的物理設(shè)計，主要包括芯片的布圖規(guī)劃、電源規(guī)劃、子模塊的劃分和約束分配、時鐘樹的綜合優(yōu)化、布局布線和靜態(tài)時序分析等物理設(shè)計流程。以L1D_Top模塊為例介紹了子模塊的展平化物理設(shè)計流程。通過使用層次化設(shè)計流程，提高了設(shè)計的并行化，縮短了設(shè)計周期。和展平化物理設(shè)計流程相比，層次化設(shè)計流程所需時間僅為前者的50%左右；3)采用焊料凸點制備倒裝芯片的互連方法完成了設(shè)計的芯片級互連。芯片的互連... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：74 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 課題研究背景
        1.1.1 集成電路發(fā)展現(xiàn)狀
        1.1.2 納米時代高性能DSP物理設(shè)計面臨的挑戰(zhàn)
        1.1.3 項目背景
    1.2 相關(guān)工作研究
    1.3 本文的主要工作
    1.4 本文的組織結(jié)構(gòu)
第二章 YHFT-DX代碼的層次化邏輯綜合
    2.1 邏輯綜合流程及策略
        2.1.1 邏輯綜合的流程
        2.1.2 邏輯綜合準備
        2.1.3 邏輯綜合策略分析
    2.2 YHFT-DX的層次化綜合
        2.2.1 數(shù)據(jù)準備
        2.2.2 模塊劃分及約束分配
        2.2.3 低功耗技術(shù)的應(yīng)用
    2.3 全芯片綜合結(jié)果對比
    2.4 本章小結(jié)
第三章 YHFT-DX的層次化物理設(shè)計
    3.1 層次化設(shè)計流程
    3.2 芯片的布圖規(guī)劃
        3.2.1 芯片尺寸的確定
        3.2.2 I/O單元的布局
        3.2.3 宏單元的規(guī)劃
    3.3 芯片的電源規(guī)劃
        3.3.1 電源環(huán)的規(guī)劃
        3.3.2 電源網(wǎng)格的規(guī)劃
    3.4 硅虛擬原型設(shè)計流程
    3.5 芯片的層次化流程
        3.5.1 設(shè)計的劃分
        3.5.2 子模塊設(shè)計
        3.5.3 頂層設(shè)計
        3.5.4 設(shè)計的合并
        3.5.5 設(shè)計的物理規(guī)則驗證
    3.6 本章小結(jié)
第四章 芯片級互連的物理設(shè)計
    4.1 芯片級互連類型的介紹
        4.1.1 引線鍵合互連
        4.1.2 焊料凸點互連
    4.2 互連類型的選擇
        4.2.1 面積比較
        4.2.2 成本比較
        4.2.3 性能比較
    4.3 焊料凸點制備倒裝芯片的物理實現(xiàn)
        4.3.1 數(shù)據(jù)準備
        4.3.2 物理設(shè)計流程
        4.3.3 互連的加速方法
    4.4 芯片級互聯(lián)結(jié)果分析
        4.4.1 電壓降分析
        4.4.2 電壓降修復(fù)
    4.5 本章小結(jié)
第五章 結(jié)束語
    5.1 全文總結(jié)
    5.2 工作展望
致謝
參考文獻
作者在學(xué)期間取得的學(xué)術(shù)成果


【參考文獻】：
期刊論文
[1]綠色微納電子:21世紀中國集成電路產(chǎn)業(yè)和科學(xué)技術(shù)發(fā)展趨勢[J]. 王陽元,王永文.  科技導(dǎo)報. 2011(16)
[2]深亞微米下芯片后端物理設(shè)計方法學(xué)研究[J]. 曾宏.  中國集成電路. 2010(02)
[3]深亞微米下芯片電源網(wǎng)絡(luò)的設(shè)計和驗證[J]. 樊俊峰,王國雄,沈海斌,樓久懷.  電子器件. 2006(04)

碩士論文
[1]基于ASIC實現(xiàn)雷達信號處理芯片的后端設(shè)計[D]. 李蜀霞.電子科技大學(xué) 2008



本文編號：3185627