隨著可編程邏輯器件的發(fā)展，FPGA的應用已經越來越廣泛，且用可編程邏輯器件代替?zhèn)鹘y(tǒng)的普通集成電路已成為一種發(fā)展的趨勢�？删幊踢壿嬈骷﨔PGA以其高集成度、高速度、開發(fā)周期短、穩(wěn)定性好而受到了人們的青睞，并得到了廣泛的應用。本文的主要工作是對一種適于數字通信系統(tǒng)的可編程邏輯器件宏單元結構進行研究，并提出基于FPGA的原型驗證方法對宏單元結構進行功能驗證，證明宏單元結構的可行性以及在數字通信系統(tǒng)的應用設計中應具有的高性能和資源利用率的優(yōu)越性。本文首先分析和比較了目前各種可編程邏輯器件的結構，提出一種LUT（Look Up Table）和多路選擇（MUX）的混合結構，并對專用快速進位邏輯和級聯(lián)鏈設計、實現快速乘法運算的“與”門設計、多端口的輸出設計、多寄存器設計進行研究及改進，這些措施很大地改善了宏單元的數據處理速度和硬件資源利用率。然后，對所設計的宏單元邏輯實現能力和性能做了分析比較。最后通過實現兩種具代表性的電路來對所設計的宏單元結構進行驗證，結果表明所設計的宏單元在性能、資源利用率上是達到設計要求的。 

【文章來源】：貴州大學貴州省 211工程院校

【文章頁數】：69 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 FPGA 發(fā)展現狀及研究意義
        1.1.1 快速增長的 FPGA 市場需求
        1.1.2 FPGA 技術的發(fā)展現狀及趨勢
    1.2 FPGA 研究面臨的問題
    1.3 主要工作
第二章 技術背景
    2.1 FPGA 結構研究
        2.1.1 FPGA 整體結構
        2.1.2 可編程邏輯單元結構
        2.1.3 連線資源
    2.2 FPGA 新型結構
    2.3 商用 FPGA 在數據通路應用中的結構缺陷
第三章 適于數字通信系統(tǒng)的可編程邏輯器件宏單元結構
    3.1 LUT 的設計
        3.1.1 LUT 結構的改進
        3.1.2 K 值的確定
        3.1.3 LUT 輸入的擴展
        3.1.4 SRAM 單元結構
    3.2 宏單元組合邏輯部分的設計
        3.2.1 行波電路結構的改進
        3.2.2 進位鏈結構
    3.3 宏單元時序電路的設計
第四章 宏單元性能分析與功能驗證
    4.1 宏單元實現函數的能力
        4.1.1 宏單元的邏輯功能
        4.1.2 通用邏輯能力的擴展
    4.2 宏單元性能分析
        4.2.1 時延分析
        4.2.2 面積效益及比較
    4.3 小結
第五章 宏單元的FPGA驗證及分析
    5.1 FPGA設計流程
    5.2 第三方軟件 Modelsim 使用簡介
    5.3 FPGA的器件選型
    5.4 宏單元各模塊設計驗證
        5.4.1 4位×4位二進制乘法器結構
        5.4.2 m序列發(fā)生器結構
    5.5 小結
第六章 結束語
    6.1 總結
    6.2 進一步的工作
致謝
參考文獻
附錄



本文編號：3155877