隨著高速系統(tǒng)時鐘頻率的提高，系統(tǒng)中的串?dāng)_、反射、振鈴、同步開關(guān)噪聲、地彈以及電磁輻射等各種高頻效應(yīng)日益凸顯。信號完整性、電源完整性和電磁完整性等系統(tǒng)完整性問題已經(jīng)成為系統(tǒng)設(shè)計的一大難點。為了縮短產(chǎn)品設(shè)計周期、降低產(chǎn)品設(shè)計成本，工程師們通過各種系統(tǒng)仿真工具去預(yù)測系統(tǒng)的性能，從仿真中獲得違背系統(tǒng)完整性的結(jié)構(gòu)，并重新設(shè)計這些結(jié)構(gòu)實現(xiàn)最終的系統(tǒng)完整性。而系統(tǒng)級仿真涉及到非線性的有源器件，這些器件只能在時域中通過IBIS模型或Spice模型來表征。但是系統(tǒng)的頻域參數(shù)（S參數(shù)、Z參數(shù)或Y參數(shù)）并不能直接與非線性的有源器件互連進(jìn)行時域仿真。因此需要一種有效的方法實現(xiàn)系統(tǒng)的時域仿真。目前實現(xiàn)系統(tǒng)時域仿真的途徑主要有三種：系統(tǒng)頻域數(shù)據(jù)模型化，非線性有源器件分段線性化和系統(tǒng)網(wǎng)絡(luò)結(jié)構(gòu)模型化。其中最有效的方法是系統(tǒng)網(wǎng)絡(luò)結(jié)構(gòu)模型化，該方法實質(zhì)上就是直接建立系統(tǒng)網(wǎng)絡(luò)結(jié)構(gòu)的電路模型。本論文主要針對系統(tǒng)網(wǎng)絡(luò)結(jié)構(gòu)的建模提出了一些新的建模方法和快速算法，并詳細(xì)地分析這些方法的效率和精度。研究的主要成果如下：1.針對電源地平面諧振腔模型效率低和精度差的問題，提出了一種快速雙頻點近似算法。這種方法根據(jù)高階模式的阻抗在模型帶寬... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：130 頁

【學(xué)位級別】：博士

【部分圖文】：

Intel處理器、DRAM存儲量和Alter的FPGA邏輯單元數(shù)與晶體管數(shù)量和時間的關(guān)系示意圖

感和引腳電感就成為影響系統(tǒng)工作頻率提高的主要瓶頸。為了解決高速系統(tǒng)的封裝級電感對系統(tǒng)工作頻率的限制，芯片的封裝也經(jīng)歷了革命性的發(fā)展。從 20 世紀(jì)70 年代以雙列直插式封裝(Double In-line Package, DIP)為代表的第一代封裝技術(shù)到20 世紀(jì) 80 年代以薄型小尺寸封裝(Thin Small Outline Package，TSOP)為代表的第二代封裝技術(shù)，再到 20 世紀(jì) 90 年代以球柵陣列封裝(Ball Grid Array，BGA)和芯片級封裝(Chip Scale Package，CSP)為代表的第三代封裝技術(shù)，如今，已經(jīng)發(fā)展到以系統(tǒng)級封裝(System in a Package，SiP)為代表的第四代 3D 封裝技術(shù)。3D 封裝技術(shù)從原來的封裝元件概念演變成封裝系統(tǒng)，SiP 實際上就是系統(tǒng)級的多芯片封裝，它是將多個芯片和可能的無源元件集成在同一封裝內(nèi)，形成具有系統(tǒng)功能的模塊，因而可以實現(xiàn)較高的性能密度、更高的集成度、更小的成本和更大的靈活性，與第一代封裝相比，封裝效率提高 60-80％，使電子設(shè)備減小 1000 倍，性能提高 10 倍，成本降低 90％，可靠性增加 10 倍。SiP 封裝的實例如圖 1.2 所示[1]。縱觀封裝的發(fā)展過程，可以看出，每一次封裝技術(shù)的革新都不同程度地縮短了封裝級的互連長度，即降低了封裝的寄生電感，從而為了系統(tǒng)速度的提高又提供了條件。

最后簡單介紹了宏模型算法。LCωrωδω圖 2.2 互連線的特性區(qū)域隨頻率和互連線長度的變化示意圖2.2 互連線的特性區(qū)域?qū)w損耗和介質(zhì)材料的損耗是隨著頻率的變化而變化，頻率越高，其損耗就越大。但是在不同的頻帶范圍內(nèi)，對總體損耗起決定作用的損耗是不同的。一根寬為0.15 mm、特性阻抗為50歐姆、介質(zhì)材料為FR4(tan δ = 0.02)的銅質(zhì)( σ = 5.7 e7)帶狀線的特性區(qū)域隨頻率和互連線長度的變化如圖 2.2 所示[5]。從圖中可以看到，


本文編號：3311555