本文關(guān)鍵詞：驅(qū)控一體式運(yùn)動(dòng)控制系統(tǒng)研究

  更多相關(guān)文章： FPGA 有限狀態(tài)機(jī) 直接數(shù)字頻率合成 數(shù)字積分法

【摘要】：隨著自動(dòng)化技術(shù)、計(jì)算機(jī)技術(shù)、智能機(jī)器人技術(shù)的發(fā)展,運(yùn)動(dòng)控制技術(shù)已經(jīng)向高速、高精度、低成本、高穩(wěn)定性方向發(fā)展。基于FPGA+MCU的驅(qū)控一體式運(yùn)動(dòng)控制系統(tǒng)是一種把所有運(yùn)動(dòng)控制模塊都集成到一片F(xiàn)PGA芯片上的運(yùn)動(dòng)控制系統(tǒng),MCU作為協(xié)處理器負(fù)責(zé)任務(wù)調(diào)度和狀態(tài)處理。該運(yùn)動(dòng)控制系統(tǒng)具有實(shí)時(shí)處理能力強(qiáng)和運(yùn)動(dòng)控制性能好等優(yōu)點(diǎn),以后必將成為運(yùn)動(dòng)控制的主流系統(tǒng)。論文研究了國內(nèi)外運(yùn)動(dòng)控制系統(tǒng)的核心技術(shù)和發(fā)展現(xiàn)狀,提出了基于FPGA+MCU的驅(qū)控一體式運(yùn)動(dòng)控制系統(tǒng)。主要內(nèi)容如下:(1)對驅(qū)控一體式運(yùn)動(dòng)控制系統(tǒng)進(jìn)行了硬件規(guī)劃和內(nèi)部模塊劃分。硬件規(guī)劃主要是搭建FPGA的外圍電路,內(nèi)部模塊劃分是對運(yùn)動(dòng)控制模塊進(jìn)行劃分�；贔PGA的運(yùn)動(dòng)控制模塊主要由脈沖發(fā)送模塊、正交編碼器解碼模塊、插補(bǔ)算法模塊、加減速算法模塊和接口模塊組成;MCU作為協(xié)處理器主要負(fù)責(zé)任務(wù)調(diào)度、LCD模塊、觸屏輸入模塊、串口模塊的設(shè)計(jì)。(2)采用DDS直接數(shù)字頻率合成算法實(shí)現(xiàn)脈沖發(fā)送模塊,通過調(diào)節(jié)頻率控制字k可實(shí)現(xiàn)1HZ-25MHZ的任意調(diào)頻,通過對分頻器內(nèi)部加入計(jì)數(shù)器溢出清零的邏輯判斷模塊,此算法可消除由頻率控制字不能被整除引起的頻率輸出不穩(wěn)定問題。(3)在對正交編碼器信號進(jìn)行解碼計(jì)數(shù)時(shí),不僅把有限狀態(tài)機(jī)邏輯狀態(tài)的轉(zhuǎn)變作為加減計(jì)數(shù)的標(biāo)志,而且引入了時(shí)間當(dāng)量的概念,即邏輯狀態(tài)的保持時(shí)間與正交脈沖周期的四分之一是否相等,如果邏輯狀態(tài)保持時(shí)間小于這個(gè)量就說明這種狀態(tài)的轉(zhuǎn)變是由于外部擾動(dòng)所引起的干擾信號,必須對這種信號進(jìn)行屏蔽,以免產(chǎn)生誤計(jì)數(shù)。(4)對梯形加減速和S形加減速算法進(jìn)行了原理分析,最終采用仿S形加減速算法實(shí)現(xiàn)加減速設(shè)計(jì)。采用數(shù)字積分法設(shè)計(jì)了直線和圓弧插補(bǔ)器,搭建滴塑機(jī)硬件平臺,并進(jìn)行實(shí)驗(yàn)驗(yàn)證�？刂茋婎^實(shí)現(xiàn)平面直線和圓弧軌跡運(yùn)動(dòng)。
【關(guān)鍵詞】：FPGA 有限狀態(tài)機(jī) 直接數(shù)字頻率合成 數(shù)字積分法
【學(xué)位授予單位】：浙江理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP242;TP273
【目錄】：

• 摘要4-5
• Abstract5-9
• 第一章 緒論9-15
• 1.1 運(yùn)動(dòng)控制系統(tǒng)研究背景和意義9-11
• 1.1.1 運(yùn)動(dòng)控制系統(tǒng)的定義9-10
• 1.1.2 運(yùn)動(dòng)控制系統(tǒng)的分類10-11
• 1.2 國內(nèi)外研究現(xiàn)狀11-12
• 1.2.1 國外研究現(xiàn)狀11-12
• 1.2.2 國內(nèi)研究現(xiàn)狀12
• 1.3 課題研究的目的和意義12-13
• 1.4 論文主要研究內(nèi)容和章節(jié)安排13-15
• 第二章 運(yùn)動(dòng)控制系統(tǒng)的總體設(shè)計(jì)規(guī)劃15-22
• 2.1 運(yùn)動(dòng)控制系統(tǒng)的設(shè)計(jì)流程和準(zhǔn)則15-16
• 2.2 運(yùn)動(dòng)控制系統(tǒng)的整體結(jié)構(gòu)及實(shí)現(xiàn)功能16-17
• 2.3 基于FPGA的開發(fā)方法綜合分析17-21
• 2.3.1 FPGA開發(fā)簡介17-18
• 2.3.2 FPGA的優(yōu)點(diǎn)及應(yīng)用前景18-19
• 2.3.3 Verilog HDL硬件描述語言介紹19
• 2.3.4 FPGA的開發(fā)流程19-21
• 2.4 小結(jié)21-22
• 第三章 運(yùn)動(dòng)控制系統(tǒng)硬件與脈沖模塊設(shè)計(jì)22-39
• 3.1 系統(tǒng)整體硬件電路設(shè)計(jì)22-27
• 3.1.1 電源電路22-23
• 3.1.2 時(shí)鐘電路23
• 3.1.3 FPGA的配置電路23-24
• 3.1.4 光電隔離電路24-25
• 3.1.5 報(bào)警和開光量控制電路25-26
• 3.1.6 板卡PCB實(shí)現(xiàn)26-27
• 3.2 脈沖控制發(fā)生器的模塊設(shè)計(jì)27-32
• 3.2.1 脈沖發(fā)生器的性能指標(biāo)27-28
• 3.2.2 DDS算法模塊的分析與實(shí)現(xiàn)28-31
• 3.2.3 使用QuartusII對脈沖發(fā)生器的仿真分析31-32
• 3.3 正交編碼器信號解碼模塊設(shè)計(jì)32-37
• 3.3.1 正交編碼器解碼技術(shù)簡介32-33
• 3.3.2 解碼技術(shù)分析33-34
• 3.3.3 基于FPGA的正交編碼器設(shè)計(jì)34-36
• 3.3.4 仿真實(shí)驗(yàn)及其結(jié)果分析36-37
• 3.4 本章小結(jié)37-39
• 第四章 加減速算法模塊的設(shè)計(jì)39-48
• 4.1 梯形曲線加減速算法39-43
• 4.1.1 梯形加減速算法原理分析39-41
• 4.1.2 梯形加減速算法的硬件實(shí)現(xiàn)41-43
• 4.2 S形曲線加減速算法43-47
• 4.2.1 S形加減速算法的硬件實(shí)現(xiàn)45-47
• 4.3 本章小結(jié)47-48
• 第五章 運(yùn)動(dòng)控制插補(bǔ)算法的研究與實(shí)現(xiàn)48-57
• 5.1 插補(bǔ)算法分類48-53
• 5.1.1 逐點(diǎn)比較法48-51
• 5.1.2 DDA數(shù)字積分法(Digital Differential Analyzer)51-53
• 5.2 對DDS數(shù)字積分法插補(bǔ)算法進(jìn)行仿真設(shè)計(jì)53-56
• 5.3 本章小結(jié)56-57
• 第六章 測試平臺搭建和實(shí)現(xiàn)57-64
• 6.1 脈沖發(fā)送模塊的平臺測試57-58
• 6.2 正交編碼器模塊平臺測試58-59
• 6.3 系統(tǒng)整體平臺的搭建與實(shí)現(xiàn)59-63
• 6.4 本章小結(jié)63-64
• 第七章 總結(jié)與展望64-66
• 7.1 論文總結(jié)64
• 7.2 論文展望64-66
• 參考文獻(xiàn)66-69
• 致謝69-70
• 攻讀碩士學(xué)位期間的研究成果及發(fā)表的學(xué)術(shù)論文70

【參考文獻(xiàn)】

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本文編號：922579