本文關(guān)鍵詞：基于FPGA的多路數(shù)據(jù)采集模塊設(shè)計，，由筆耕文化傳播整理發(fā)布。

【摘要】：陀螺儀是慣性導(dǎo)航系統(tǒng)中不可缺少的核心測量器件。數(shù)據(jù)采集系統(tǒng)對陀螺儀傳感器輸出模擬信號采集的精度和速度,直接影響到慣性導(dǎo)航系統(tǒng)的性能。現(xiàn)代高精度的慣性導(dǎo)航系統(tǒng)對所采用的陀螺儀提出了很高的測量要求,相應(yīng)地對陀螺儀的數(shù)據(jù)采集系統(tǒng)精度也更高。本文針對某小型慣導(dǎo)系統(tǒng)三個陀螺儀傳感器的采集要求,設(shè)計了一種基于FPGA的多路同步數(shù)據(jù)采集模塊,并對關(guān)鍵問題進(jìn)行了研究,主要的研究內(nèi)容包括以下幾個方面:(1)本文根據(jù)設(shè)計需求和市場調(diào)查,選用了Altera公司CycloneII系列的EP2C15AF256I6芯片以及Burr-Brown公司的ADS1210芯片,并給出了數(shù)據(jù)采集模塊的總體設(shè)計方案。通過FPGA控制多路ADS1210同時進(jìn)行采樣,把得到的數(shù)據(jù)依次通過ADS1210串口存儲到FPGA的雙口RAM,再通過串口發(fā)送到指定軟件進(jìn)行處理。(2)為了保證信號采集的同步性,本文設(shè)計了AD采集控制模塊,通過片選信號對并行3路AD同時進(jìn)行初始化以及讀寫操作。(3)通過利用高精度穩(wěn)壓源來測量和驗證數(shù)據(jù)采集模塊的性能,得到以下結(jié)論:可以采集信號在(-5V,5V)電壓內(nèi)的模擬信號,可以實現(xiàn)3路信號同時采集,采樣精度達(dá)到0.0002V,以及200Hz的輸出速度。本文數(shù)據(jù)采集模塊具有高集成度、可編程性、低成本以及豐富的I/O端口資源等優(yōu)點,減少了外圍電路,降低系統(tǒng)功耗,同時也便于后期升級,滿足本次設(shè)計要求。另外,本文數(shù)據(jù)采集模塊可以通過設(shè)定不同參數(shù)適應(yīng)不同模擬信號,理論上可以實現(xiàn)8路信號同時采集,具有較高可移植性。
【關(guān)鍵詞】：高精度 數(shù)據(jù)采集 FPGA ADS1210
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP274.2
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 符號對照表11-12
• 縮略語對照表12-16
• 第一章 緒論16-22
• 1.1 論文來源16-17
• 1.2 器件的選擇17-19
• 1.2.1 A/D轉(zhuǎn)換器的選擇17-18
• 1.2.2 FPGA選擇18-19
• 1.3 本論文作者所做工作19
• 1.4 本文論文簡介19-22
• 第二章 模塊設(shè)計基本原理22-34
• 2.1 模塊工作原理22-23
• 2.2 連續(xù)時間信號的采樣23-28
• 2.2.1 信號的采樣23-24
• 2.2.2 過采樣原理24-25
• 2.2.3 量化噪聲整形25-26
• 2.2.4 Sigma-Delta調(diào)制器26-27
• 2.2.5 數(shù)字抽取濾波器27-28
• 2.3 FPGA技術(shù)28-30
• 2.3.1 FPGA概述28-29
• 2.3.2 FPGA基本結(jié)構(gòu)29-30
• 2.4 Quartus II軟件應(yīng)用30-32
• 2.4.1 Quartus II綜述30
• 2.4.2 Verilog介紹30-31
• 2.4.3 Quartus II軟件設(shè)計流程31-32
• 2.5 本章小結(jié)32-34
• 第三章 數(shù)據(jù)采集模塊34-50
• 3.1 數(shù)據(jù)采集的基本工作原理34-36
• 3.2 數(shù)據(jù)采集模塊的數(shù)字運算36-39
• 3.3 ADS1210的串行接口39-42
• 3.3.1 復(fù)合指令39
• 3.3.2 CS的作用39-40
• 3.3.3 主/從模式40
• 3.3.4 DSYNC信號的功能40-41
• 3.3.5 雙線、三線和多線型接口41
• 3.3.6 I/O的恢復(fù)41
• 3.3.7 串聯(lián)接口時序41-42
• 3.4 AD轉(zhuǎn)換電路設(shè)計42-49
• 3.4.1 輸入預(yù)處理電路42-44
• 3.4.2 ADS1210電路設(shè)計44-45
• 3.4.3 ADS1210讀寫過程45-49
• 3.5 本章小結(jié)49-50
• 第四章 FPGA設(shè)計50-64
• 4.1 ADS1210控制模塊50-52
• 4.2 時鐘管理模塊52-55
• 4.3 雙口RAM模塊55-58
• 4.4 串行接口模塊58-60
• 4.5 數(shù)據(jù)采集整體模塊60-61
• 4.6 編程配置模塊61-63
• 4.6.1 JTAG配置61-62
• 4.6.2 AS配置62-63
• 4.7 本章小結(jié)63-64
• 第五章 模塊驗證64-76
• 5.1 驗證方法64
• 5.2 驗證過程64-65
• 5.3 驗證結(jié)果65-72
• 5.3.1 0V電壓測試65-67
• 5.3.2 5V和-5V電壓測試67-69
• 5.3.3 2V和-2V電壓測試69-72
• 5.4 結(jié)論72-74
• 5.5 本章小結(jié)74-76
• 第六章 總結(jié)與展望76-78
• 6.1 總結(jié)76
• 6.2 展望76-78
• 參考文獻(xiàn)78-80
• 致謝80-82
• 作者簡介82-84
• 附錄84-85

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7 張毅剛;徐r

本文編號：459783