【摘要】：時間間隔測量為科學研究、工程技術以及軍工等領域提供了精準的時基坐標。隨著科學技術的發(fā)展,各領域對時間間隔測量的準確性和分辨率提出了更高的要求。為了滿足精密測量技術的需求,時間間隔測量手段從模擬測量轉換為數(shù)字測量,其中FPGA開發(fā)平臺因其具有運行速度快、可擴展性強、開發(fā)周期短等優(yōu)點,使得其在測量領域得到了廣泛應用。本文對時間間隔測量理論發(fā)展路線進行了綜述,重點對時間內插法及其原理進行了討論分析。對現(xiàn)有的時間內插法進行了改進并且實現(xiàn)了基于FPGA的時間間隔測量方法。時間間隔測量方法由“粗”測和“細”測兩個部分組成,“粗”測部分利用同步計數(shù)器組的形式實現(xiàn),該方法避免了計數(shù)器由于級聯(lián)模式等原因對的時鐘頻率限制;“細”測部分的時間間隔測量利用時鐘分相法和延遲鏈法兩種時間內插方法實現(xiàn)。本文實現(xiàn)了一種基于FPGA的時鐘分相內插測時法,該方法根據(jù)時鐘分相原理對時鐘移相進行改進,利用FPGA中的PLL對時鐘的半個時鐘周期進行多次移相,達到降低PLL有限抽數(shù)個數(shù)對測時分辨率限制的目的。本文實現(xiàn)了一種基于FPGA的延遲鏈內插測時法,該方法利用邊沿同步器實現(xiàn)被測信號邊沿提取,避免系統(tǒng)的多次采樣處理;利用FPGA內部專用進位鏈對信號進行延遲處理,解決了延遲鏈法由于走線造成的延遲時間不均勻等問題。經試驗驗證,文中提出的時鐘分相法的測時分辨力達到了165ps,測量范圍為12us;延遲鏈法的測時分辨力達到了61ps,測量范圍為20.4us。本文實現(xiàn)的基于FPGA的時間間隔內插測量方法分辨力高,測量范圍可調節(jié),且具有可擴展性強、開發(fā)周期短等優(yōu)點,可適用于某些定制時間間隔測量儀器設備的研發(fā)。
【學位授予單位】：哈爾濱工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TH714
【圖文】：

CycloneII器件中的PLL位置

- 10 -圖 2-4 Stratix IV 器件中的 PLL 位置[35]tratix IV 器件中的專用全局時鐘網(wǎng)絡(GCLK)、局域時鐘網(wǎng)絡(RCLK)以及外(PCLK)組成了具有層次結構的時鐘架構，此結構提供了多達 236 個單一的6GCLK + 88RCLK + 132PCLK)，并支持每個器件象限中多達 71 個單一、RCLK 和 PCLK 時鐘源(16GCLK + 22RCLK + 33PCLK)。表 2-1 列出

【參考文獻】

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本文編號：2734270