本文關(guān)鍵詞： FPGA 秒表檢定儀 模塊化設(shè)計 撞表機(jī)構(gòu) 電/機(jī)轉(zhuǎn)換裝置　出處：《計算機(jī)工程與科學(xué)》2016年03期 　論文類型：期刊論文

【摘要】：針對秒表檢定規(guī)程已經(jīng)更新和檢定儀攜帶不便的問題,提出了一種基于FPGA的秒表檢定儀設(shè)計方法。首先,該秒表檢定儀的設(shè)計方法采用Verilog硬件描述語言,以QuartusⅡ為設(shè)計平臺,采用模塊化設(shè)計,利用FPGA的高時間精度,數(shù)碼管驅(qū)動電路精準(zhǔn)地動態(tài)顯示計時結(jié)果,并且創(chuàng)新性地采用電/機(jī)轉(zhuǎn)換裝置為撞表機(jī)構(gòu),更精準(zhǔn)地觸發(fā)秒表,提高了檢測被檢秒表的準(zhǔn)確性。其次,該秒表檢定儀采用模塊化設(shè)計,主要由分頻模塊、功能控制模塊、計時模塊、時間設(shè)置模塊、位置設(shè)置模塊、顯示控制模塊、舵機(jī)控制模塊組成。系統(tǒng)采用自上而下的模塊設(shè)計方法,并且本設(shè)計具有外圍電路少、集成度高、可靠度強(qiáng)等優(yōu)點。實驗結(jié)果表明,該秒表檢定儀測試數(shù)據(jù)時間精度高,能很好地檢測秒表的計時準(zhǔn)確性,并且攜帶非常方便。
[Abstract]:In view of the problem that the verification regulation of stopwatch has been updated and the calibrator is inconvenient to carry, a design method of stopwatch verification instrument based on FPGA is proposed. Firstly, the design method of the stopwatch verification instrument is based on Verilog hardware description language and Quartus 鈪，

本文編號：1555835