本文關(guān)鍵詞：高線性度全差分四階ΣΔ微加速度計接口ASIC　出處：《傳感技術(shù)學報》2016年06期 　論文類型：期刊論文

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【摘要】：為了降低電容式Sigma-Delta(ΣΔ)微機械(MEMS)加速度計的量化噪聲,減小開關(guān)電荷注入和襯底噪聲共模干擾,減小諧波失真,設計了一種全差分四階ΣΔ加速度計的接口專用集成電路(ASIC)。提出了一種簡單、有效的全橋平衡結(jié)構(gòu),減小了驅(qū)動信號變化時,運放輸入共模的變化對電路的干擾;提出了雙側(cè)反饋結(jié)構(gòu),大大提高了系統(tǒng)線性度。設計完成了電荷積分器、全差分前置補償電路、二階積分器等電路。采用0.5μm兩層金屬兩層多晶n阱CMOS工藝流片,測試結(jié)果顯示:閉環(huán)系統(tǒng)噪聲密度為75μg/Hz~(1/2),系統(tǒng)靈敏度為1.32 V/gn,非線性度0.085%,功耗40 m W。結(jié)果顯示本次設計滿足微加速度計接口電路的設計要求。
[Abstract]:In order to reduce the quantization noise of capacitive Sigma-Delta (sigma delta) micromachined (MEMS) accelerometer, reduce switch mode charge injection and substrate noise common mode interference and reduce harmonic distortion, a fully differential four level sigma delta accelerometer's interface integrated circuit (ASIC) is designed. A simple and effective full bridge balance structure is proposed, which reduces the interference of the common mode of input and output on the circuit when the driving signal changes, and proposes a bilateral feedback structure, which greatly improves the linearity of the system. The design has completed the charge integrator, the full differential pre compensation circuit, the two order integrator and so on. The 0.5 m two layer two layer metal polycrystalline N well CMOS process, the test results show that the closed-loop system noise density is 75 g/Hz~ (1/2), the sensitivity of the system is 1.32 V/gn, nonlinearity 0.085%, power 40 m W. The results show that the design meets the design requirements of the micro accelerometer interface circuit.
【作者單位】： 哈爾濱工程大學信息與通信工程學院;
【基金】：國家自然科學基金項目(61306142) 黑龍江省自然科學基金項目(QC2014068)
【分類號】：TH824.4
【正文快照】： 加速度計是一種可以將加速度物理信號轉(zhuǎn)化成能夠測量的電信號的儀器,具有μg水平高精度加速度計被廣泛應用于導航、制導、空間微重力測量,以及自動化工業(yè)中[1]。當前很多慣性傳感器的應用要用到計算機、微處理器和其他的一些數(shù)字器件,為了能夠在數(shù)字領(lǐng)域處理信號,有必要將模數(shù)

【參考文獻】

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【共引文獻】

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【二級參考文獻】

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本文編號：1344990