本文關(guān)鍵詞：基于VPX總線的腦神經(jīng)信號(hào)實(shí)時(shí)處理系統(tǒng)硬件設(shè)計(jì)

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【摘要】：近年來(lái),世界各國(guó)均高度關(guān)注腦科學(xué)研究和腦機(jī)接口技術(shù),并把其作為未來(lái)科技發(fā)展的研究重點(diǎn),歐美等國(guó)均正式公布進(jìn)行腦科學(xué)研究計(jì)劃,且取得了重大應(yīng)用成果,例如基于腦機(jī)接口技術(shù)的醫(yī)療用假肢可以解決殘障患者的運(yùn)動(dòng)障礙問題。隨著需求的發(fā)展,對(duì)腦機(jī)接口系統(tǒng)神經(jīng)解碼準(zhǔn)確性和實(shí)時(shí)性的要求越來(lái)越高。提高神經(jīng)解碼準(zhǔn)確性的方法一般是增加采集神經(jīng)信號(hào)數(shù)量。提高神經(jīng)解碼實(shí)時(shí)性的方法是研發(fā)具有高速計(jì)算能力的腦神經(jīng)信號(hào)實(shí)時(shí)處理系統(tǒng),縮短信號(hào)處理時(shí)間。針對(duì)腦神經(jīng)信號(hào)解碼對(duì)準(zhǔn)確性和實(shí)時(shí)性的高要求,本文設(shè)計(jì)了基于VPX總線架構(gòu)結(jié)合高速串行交換技術(shù)的腦神經(jīng)信號(hào)實(shí)時(shí)處理系統(tǒng)。系統(tǒng)以高性能眾核DSP處理器為核心,具有強(qiáng)大的數(shù)據(jù)處理能力,通過千兆以太網(wǎng)接收腦神經(jīng)數(shù)據(jù),實(shí)現(xiàn)神經(jīng)信號(hào)的實(shí)時(shí)處理及任務(wù)分發(fā),系統(tǒng)通過RapidIO高速串行總線完成處理數(shù)據(jù)的交互,交互帶寬高達(dá)10G,實(shí)現(xiàn)神經(jīng)解碼算法的分布式計(jì)算,最終進(jìn)行計(jì)算結(jié)果的匯聚并發(fā)送給腦機(jī)接口的下一環(huán)節(jié),實(shí)現(xiàn)腦機(jī)接口系統(tǒng)的實(shí)時(shí)閉環(huán)控制。基于VPX的腦神經(jīng)信號(hào)實(shí)時(shí)處理系統(tǒng)是腦機(jī)接口系統(tǒng)中神經(jīng)解碼環(huán)節(jié)的重要設(shè)備。經(jīng)測(cè)試,本文基于VPX總線的腦神經(jīng)信號(hào)實(shí)時(shí)處理系統(tǒng),能在1OOms以內(nèi)按照特定神經(jīng)解碼算法完成對(duì)64通道以上數(shù)據(jù)的神經(jīng)解碼,并且解碼結(jié)果準(zhǔn)確,系統(tǒng)滿足準(zhǔn)確性和實(shí)時(shí)性的要求。
【關(guān)鍵詞】：腦神經(jīng)信號(hào)處理 腦機(jī)接口 VPX 多核處理器平臺(tái)
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN911.7
【目錄】：

• 致謝4-5
• 摘要5-6
• ABSTRACT6-9
• 1 緒論9-20
• 1.1 課題的背景和意義9-10
• 1.2 相關(guān)研究概述10-18
• 1.2.1 腦機(jī)接口10-12
• 1.2.2 Serial Rapid IO12-14
• 1.2.3 VPX總線14-16
• 1.2.4 TI片上系統(tǒng)66AK2H0616-18
• 1.3 課題研究?jī)?nèi)容和文章組織結(jié)構(gòu)18-20
• 1.3.1 課題研究?jī)?nèi)容18-19
• 1.3.2 文章組織結(jié)構(gòu)19-20
• 2 系統(tǒng)硬件總體架構(gòu)設(shè)計(jì)20-26
• 2.1 系統(tǒng)需求分析21-22
• 2.1.1 系統(tǒng)輸入輸出信號(hào)分析21
• 2.1.2 算法介紹21-22
• 2.1.3 資源評(píng)估22
• 2.2 系統(tǒng)硬件整體方案設(shè)計(jì)22-25
• 2.2.1 系統(tǒng)總體架構(gòu)22-23
• 2.2.2 信號(hào)處理板功能模塊劃分23-24
• 2.2.3 芯片選型24-25
• 2.3 本章小結(jié)25-26
• 3 系統(tǒng)硬件詳細(xì)設(shè)計(jì)26-58
• 3.1 信號(hào)處理模塊設(shè)計(jì)27-37
• 3.1.1 DDR3 SDRAM接口28-31
• 3.1.2 SRIO接口31-32
• 3.1.3 千兆以太網(wǎng)接口32-34
• 3.1.4 RS232接口34-35
• 3.1.5 SPIFlash接口35-36
• 3.1.6 I2C接口36-37
• 3.1.7 JTAG調(diào)試接口37
• 3.1.8 其它外圍設(shè)備37
• 3.2 數(shù)據(jù)交換模塊設(shè)計(jì)37-41
• 3.3 系統(tǒng)時(shí)鐘設(shè)計(jì)41-44
• 3.4 供電電路設(shè)計(jì)44-49
• 3.5 系統(tǒng)硬件實(shí)現(xiàn)49-57
• 3.5.1 PCB布局49-51
• 3.5.2 PCB布線51-56
• 3.5.3 PCB設(shè)計(jì)結(jié)果56-57
• 3.6 本章小結(jié)57-58
• 4 系統(tǒng)測(cè)試58-71
• 4.1 電源測(cè)試58-61
• 4.2 信號(hào)測(cè)試61-66
• 4.3 系統(tǒng)功能測(cè)試66-70
• 4.3.1 測(cè)試方法概述66-67
• 4.3.2 預(yù)測(cè)流程67-68
• 4.3.3 預(yù)測(cè)結(jié)果驗(yàn)證68-69
• 4.3.4 軟件評(píng)測(cè)69
• 4.3.5 結(jié)果分析69-70
• 4.4 本章小結(jié)70-71
• 5 總結(jié)與展望71-73
• 5.1 總結(jié)71
• 5.2 展望71-73
• 參考文獻(xiàn)73-77
• 作者簡(jiǎn)歷77

【相似文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前10條

1 袁云良,蔣曉東;數(shù)字信號(hào)實(shí)時(shí)處理儀器的研制[J];儀器儀表學(xué)報(bào);1999年06期

2 李筱雅;劉Z阪，

本文編號(hào)：917487