本文關(guān)鍵詞：基于素數(shù)域的橢圓曲線密碼的VLSI設(shè)計方法研究

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【摘要】：點乘運算是橢圓曲線公鑰密碼體系中的核心運算,本文針對素數(shù)域上橢圓曲線點乘運算展開討論和研究,主要工作有:對某文獻中提出的一種模乘算法進行優(yōu)化,改進之后的算法與原算法相比,每次循環(huán)運算中共減少了兩次比較、兩次減法以及一次移位操作,并以此改進算法為基礎(chǔ),根據(jù)電路中加減法器設(shè)計的不同給出了素數(shù)域上256位模乘器的多種實現(xiàn)方案。以一種改進后的擴展的歐幾里得算法為基礎(chǔ),設(shè)計模逆電路的硬件結(jié)構(gòu),將原有的復(fù)雜的取模運算轉(zhuǎn)換為加、減以及移位運算進行實現(xiàn),在設(shè)計中直接使用減法運算代替先比較后相減的操作。該電路也可以實現(xiàn)模除運算。根據(jù)點乘運算的三級運算結(jié)構(gòu),將點乘電路分為三級模塊,點乘頂層模塊、點加倍點模塊以及素數(shù)域算術(shù)運算模塊。本設(shè)計以改進后的二進制方法為實現(xiàn)算法,進行點乘頂層模塊的電路設(shè)計。本設(shè)計的開發(fā)平臺是Xilinx公司生產(chǎn)的VirtexII PRO XC2VP30芯片,使用的EDA工具為ISE 9.1。測試結(jié)果表明,當數(shù)據(jù)位長達到256位時,點乘電路的最高頻率可以達到71.426MHz,功耗達到685mW,本設(shè)計使用了13940個Slices和5433個Flip Flops。由評估報告可以看出本設(shè)計在功耗、速率和資源占用情況上均有很大的優(yōu)勢。
【關(guān)鍵詞】：信息安全 橢圓曲線 點乘 素數(shù)域 FPGA
【學(xué)位授予單位】：青島科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN918.2
【目錄】：

• 摘要3-4
• ABSTRACT4-7
• 1 緒論7-16
• 1.1 課題的研究背景和意義7-8
• 1.2 公鑰密碼學(xué)概述8-11
• 1.3 ECC的研究現(xiàn)狀11-14
• 1.4 本文所做的工作以及章節(jié)安排14-16
• 2 橢圓曲線的理論基礎(chǔ)16-27
• 2.1 橢圓曲線的數(shù)學(xué)理論基礎(chǔ)16-18
• 2.1.1 群的概念16-17
• 2.1.2 環(huán)的概念17
• 2.1.3 域的概念17-18
• 2.2 橢圓曲線概述及橢圓曲線上點的運算規(guī)則18-21
• 2.2.1 橢圓曲線概述18
• 2.2.2 橢圓曲線上的點加運算18-21
• 2.2.2.1 素數(shù)域上橢圓曲線點的運算19-20
• 2.2.2.2 二進制域上的橢圓曲線及其運算20-21
• 2.2.3 橢圓曲線上的點乘運算21
• 2.3 橢圓曲線離散對數(shù)問題21-23
• 2.4 協(xié)議層應(yīng)用23-26
• 2.4.1 橢圓曲線數(shù)字簽名ECDSA23-24
• 2.4.2 橢圓曲線數(shù)據(jù)加密體制24-25
• 2.4.3 橢圓曲線密鑰交換體制25-26
• 2.5 本章小結(jié)26-27
• 3 素數(shù)域算術(shù)運算研究27-43
• 3.1 有限域的基本運算理論27-29
• 3.1.1 素數(shù)域27-28
• 3.1.2 二進制域28-29
• 3.2 素數(shù)域上的基本運算研究29-42
• 3.2.1 素數(shù)域模加運算29-30
• 3.2.2 素數(shù)域模減運算30
• 3.2.3 素數(shù)域模乘運算30-37
• 3.2.3.1 幾種經(jīng)典的模乘算法30-33
• 3.2.3.2 素數(shù)域模乘算法的優(yōu)化33-36
• 3.2.3.3 約減算法36-37
• 3.2.3.4 整數(shù)平方37
• 3.2.4 素數(shù)域求逆運算37-42
• 3.2.4.1 擴展的整數(shù)Euclidean算法38-42
• 3.2.4.2 Montgomery求逆算法42
• 3.3 本章小結(jié)42-43
• 4 點乘運算研究及其電路結(jié)構(gòu)設(shè)計43-62
• 4.1 ECC中的點加和倍點運算43
• 4.2 ECC中的點乘算法簡介43-47
• 4.2.1 二進制方法44-45
• 4.2.2 非相鄰型NAF方法45-47
• 4.3 電路性能的影響因素47-48
• 4.4 點乘系統(tǒng)的三級電路結(jié)構(gòu)48-50
• 4.5 點乘模塊的電路結(jié)構(gòu)50-51
• 4.6 點加和倍點模塊的電路結(jié)構(gòu)51-53
• 4.7 素數(shù)域算術(shù)運算模塊的電路結(jié)構(gòu)53-61
• 4.7.1 模乘運算電路設(shè)計54-58
• 4.7.1.1 模乘運算模塊整體框圖54
• 4.7.1.2 外部信號說明54-55
• 4.7.1.3 體系結(jié)構(gòu)設(shè)計55-57
• 4.7.1.4 狀態(tài)機的實現(xiàn)57-58
• 4.7.2 模逆運算的電路結(jié)構(gòu)58-61
• 4.7.2.1 模逆運算模塊整體框圖58-59
• 4.7.2.2 外部信號說明59
• 4.7.2.3 體系結(jié)構(gòu)設(shè)計59-60
• 4.7.2.4 模逆狀態(tài)機的實現(xiàn)60-61
• 4.8 本章小結(jié)61-62
• 5 Verilog RTL模型的建立與FPGA實現(xiàn)62-71
• 5.1 Verilog模型的建立與功能仿真62-66
• 5.1.1 點乘系統(tǒng)各模塊的verilog模型建立62-63
• 5.1.2 素數(shù)域運算模塊功能仿真結(jié)果63-65
• 5.1.3 頂層模塊功能仿真結(jié)果65-66
• 5.2 FPGA實現(xiàn)與驗證66-68
• 5.2.1 本設(shè)計的FPGA測試系統(tǒng)66-67
• 5.2.2 FPGA電路測試結(jié)果67-68
• 5.3 電路測試結(jié)果分析與比較68-70
• 5.4 本章小結(jié)70-71
• 結(jié)論71-73
• 參考文獻73-78
• 致謝78-79
• 攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文目錄79-81
• 符號說明81-83
• 附錄83-91

【參考文獻】

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本文編號：852643