本文關(guān)鍵詞：超低功耗鎖相環(huán)的研究與設(shè)計

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【摘要】：隨著集成電路工藝節(jié)點的不斷降低,低功耗成為集成電路設(shè)計的重要挑戰(zhàn)。IEEE802.11協(xié)議是無線局域網(wǎng)通信的重要標(biāo)準(zhǔn),其廣泛使用2.4GHz ISM頻段,為了提高SOC和NOC系統(tǒng)的續(xù)航能力,需要重點關(guān)注低功耗設(shè)計。便攜式Wi Fi設(shè)備的使用已經(jīng)相當(dāng)普遍,鎖相環(huán)作為無線收發(fā)機(jī)的重要組成部分,可以產(chǎn)生片上高速時鐘,其功耗成為影響整體收發(fā)機(jī)的重要方面。芯片設(shè)計的要求從單純追求高性能、小面積轉(zhuǎn)為性能、面積、功耗的綜合要求。不斷增加的芯片運行頻率和更多的互連寄生電阻、電容推動了功耗的增加,按比例縮小以及電源電壓的降低使得泄露電流日益嚴(yán)重化,這都給低功耗鎖相環(huán)的設(shè)計帶來了挑戰(zhàn)。本文在研究低功耗設(shè)計技術(shù)的基礎(chǔ)上,通過對鎖相環(huán)的環(huán)路分析以及對鎖相環(huán)的功耗研究,基于SMIC 0.13μm 1P6M工藝,通過對功耗貢獻(xiàn)較大模塊的改進(jìn),設(shè)計了一款超低功耗鎖相環(huán)。主要工作內(nèi)容如下:1)研究集成電路中的功耗并給出影響因素。通過對功耗進(jìn)行分類,給出各種功耗的影響因素;并進(jìn)一步對集成電路功耗隨工藝節(jié)點的變化趨勢分析。重點介紹了幾種應(yīng)用廣泛的低功耗設(shè)計技術(shù)。2)對鎖相環(huán)的環(huán)路進(jìn)行分析。通過對各個模塊的數(shù)學(xué)建模,確立了環(huán)路參數(shù);結(jié)合Verilog-A語言不斷對環(huán)路就行優(yōu)化。對鎖相環(huán)的功耗進(jìn)行研究,重點對LC振蕩器的能量消耗進(jìn)行分析,提出了較低功耗的設(shè)計原則。工藝節(jié)點的降低使得泄漏電流成為影響鎖相環(huán)性能的重要因素,對鎖相環(huán)中的泄露電流進(jìn)行了總結(jié),然后給出了抑制泄露電流的辦法。3)對鎖相環(huán)電路進(jìn)行設(shè)計。其壓控振蕩器采用電流復(fù)用技術(shù),使其尾電流相比于傳統(tǒng)結(jié)構(gòu)減小一半。其分頻器針對TSPC結(jié)構(gòu)進(jìn)行改進(jìn),減少單條支路上堆積的晶體管的數(shù)目,利用ETSPC觸發(fā)器設(shè)計分頻器,不僅減小了支路電容而且適合低供電電壓應(yīng)用。4)對鎖相環(huán)進(jìn)行版圖設(shè)計,并給出后仿結(jié)果,對比中顯示本設(shè)計的低功耗特性。仿真結(jié)果表明,本論文設(shè)計了一款低功耗鎖相環(huán),其輸出頻率為2.4GHz,確定性峰峰值抖動為4.29ps,隨機(jī)均方差抖動為0.105ps,功耗為3.8642m W。
【關(guān)鍵詞】：鎖相環(huán) 超低功耗 電流復(fù)用VCO METSPC
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN911.8
【目錄】：

• 摘要5-7
• ABSTRACT7-16
• 縮略詞表16-17
• 第一章 緒論17-24
• 1.1 研究背景與意義17-18
• 1.2 國內(nèi)外研究現(xiàn)狀18-21
• 1.3 研究內(nèi)容及安排21-24
• 1.3.1 研究內(nèi)容21-22
• 1.3.2 論文結(jié)構(gòu)22-24
• 第二章 集成電路的功耗及低功耗技術(shù)研究24-35
• 2.1 功耗分析24-27
• 2.1.1 動態(tài)功耗24-25
• 2.1.2 靜態(tài)功耗25-26
• 2.1.3 短路功耗26-27
• 2.2 深亞微米工藝下的功耗趨勢27-29
• 2.3 低功耗設(shè)計技術(shù)29-34
• 2.3.1 多閾值技術(shù)29-30
• 2.3.2 功率門控技術(shù)30-31
• 2.3.3 動態(tài)閾值技術(shù)31-32
• 2.3.4 超低工作電壓技術(shù)32-34
• 2.4 本章小結(jié)34-35
• 第三章 鎖相環(huán)環(huán)路理論和功耗分析35-50
• 3.1 鎖相環(huán)的基本結(jié)構(gòu)35-39
• 3.1.1 鑒頻鑒相器36-37
• 3.1.2 電荷泵和環(huán)路濾波器37-39
• 3.1.3 壓控振蕩器39
• 3.1.4 分頻器模塊39
• 3.2 鎖相環(huán)環(huán)路理論39-42
• 3.3 環(huán)路參數(shù)設(shè)計與驗證42-44
• 3.4 鎖相環(huán)的功耗分析44-46
• 3.4.1 壓控振蕩器功耗分析44-45
• 3.4.2 電荷泵功耗分析45-46
• 3.5 鎖相環(huán)中的泄漏電流46-48
• 3.5.1 泄漏電流在鎖相環(huán)46-47
• 3.5.2 泄漏電流對鎖相環(huán)的影響47-48
• 3.5.3 泄漏電流補(bǔ)償方法48
• 3.6 本章小結(jié)48-50
• 第四章 鎖相環(huán)電路設(shè)計與仿真50-85
• 4.1 鎖相環(huán)電路的拓?fù)浣Y(jié)構(gòu)50-51
• 4.2 分頻器電路設(shè)計51-56
• 4.2.1 幾種常見分頻器51-54
• 4.2.2 分頻器設(shè)計54-56
• 4.3 QVCO電路設(shè)計56-72
• 4.3.1 VCO的技術(shù)指標(biāo)57
• 4.3.2 VCO設(shè)計原理57-59
• 4.3.3 低功耗設(shè)計技術(shù)59-62
• 4.3.4 QVCO設(shè)計原理62
• 4.3.5 QVCO的耦合方式62-65
• 4.3.6 QVCO設(shè)計與仿真65-72
• 4.4 電荷泵電路設(shè)計72-77
• 4.4.1 電荷泵電路的非理想效應(yīng)72-74
• 4.4.2 電荷泵電路的基本結(jié)構(gòu)74-75
• 4.4.3 電荷泵的設(shè)計與仿真75-77
• 4.5 鑒頻鑒相器電路設(shè)計77-80
• 4.5.1 鑒頻鑒相器電路結(jié)構(gòu)78-79
• 4.5.2 鑒頻鑒相器的設(shè)計與仿真79-80
• 4.6 環(huán)路濾波器設(shè)計80-81
• 4.7 鎖相環(huán)整體環(huán)路的仿真81-84
• 4.8 本章小結(jié)84-85
• 第五章 鎖相環(huán)版圖設(shè)計與后仿85-91
• 5.1 鎖相環(huán)的版圖設(shè)計85-87
• 5.2 鎖相環(huán)后仿結(jié)果87-90
• 5.3 本章小結(jié)90-91
• 第六章 總結(jié)與展望91-93
• 致謝93-94
• 參考文獻(xiàn)94-100
• 攻碩期間取得的研究成果100-101

【參考文獻(xiàn)】

中國博士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 陳志強(qiáng);超深亞微米CMOS集成電路功耗估計方法及相關(guān)算法研究[D];浙江大學(xué);2006年

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 高園林;鎖相環(huán)中單粒子效應(yīng)機(jī)理研究[D];電子科技大學(xué);2013年

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本文編號：674999