發(fā)布時(shí)間：2017-07-18 18:19

  本文關(guān)鍵詞：基于DSP和FPGA的導(dǎo)航計(jì)算機(jī)系統(tǒng)設(shè)計(jì)

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【摘要】：隨著導(dǎo)航技術(shù)的快速發(fā)展,對(duì)導(dǎo)航系統(tǒng)信息處理的核心——導(dǎo)航計(jì)算機(jī)提出了更高的要求,本文在分析國(guó)內(nèi)外導(dǎo)航計(jì)算機(jī)研究現(xiàn)狀的基礎(chǔ)上,設(shè)計(jì)了基于DSP和FPGA導(dǎo)航計(jì)算機(jī)總體方案,利用DSP強(qiáng)大的數(shù)字運(yùn)算處理能力來完成捷聯(lián)慣導(dǎo)的導(dǎo)航解算,而FPGA主要負(fù)責(zé)信號(hào)的采集以及與上位機(jī)通信等工作。針對(duì)二頻機(jī)抖激光陀螺儀和石英撓性加速度計(jì)的器件特性,采用等效旋轉(zhuǎn)矢量算法進(jìn)行導(dǎo)航解算;依據(jù)捷聯(lián)慣導(dǎo)系統(tǒng)的基本原理,給出了各導(dǎo)航參數(shù)的具體計(jì)算方法。針對(duì)導(dǎo)航計(jì)算機(jī)的處理能力、功耗、體積等要求,并根據(jù)實(shí)際工程的需求,本文以TMS320C6722型DSP和EP2C5T144型FPGA為主器件,輔以少量外圍芯片,設(shè)計(jì)了導(dǎo)航計(jì)算機(jī)系統(tǒng)的硬件平臺(tái)。其中DSP專注于導(dǎo)航解算,FPGA完成數(shù)據(jù)采集,數(shù)據(jù)處理以及通信等功能。針對(duì)該導(dǎo)航計(jì)算機(jī)系統(tǒng)多路輸入信號(hào)的特點(diǎn),利用FPGA分別設(shè)計(jì)了不同的處理方式,并將處理后的數(shù)據(jù)通過數(shù)據(jù)總線傳遞給DSP進(jìn)行導(dǎo)航解算;根據(jù)系統(tǒng)多輸入多輸出的要求,利用FPGA的可重復(fù)編程特性和高速并行處理能力,擴(kuò)展了多路串口通信,并在FPGA內(nèi)部利用異步FIFO存儲(chǔ)結(jié)構(gòu)來緩存數(shù)據(jù);為了防止出現(xiàn)存儲(chǔ)空間不足的問題,利用DSP的EMIF接口外擴(kuò)了存儲(chǔ)器;圍繞數(shù)據(jù)流向以及時(shí)序控制的問題,設(shè)計(jì)了控制模塊來協(xié)調(diào)各個(gè)模塊之間的通信。利用三軸轉(zhuǎn)臺(tái)進(jìn)行了慣組標(biāo)定試驗(yàn)以及靜態(tài)導(dǎo)航實(shí)驗(yàn),試驗(yàn)結(jié)果表明該系統(tǒng)設(shè)計(jì)正確,性能穩(wěn)定可靠。該導(dǎo)航計(jì)算機(jī)具有功耗低,小型化,集成度高等特點(diǎn)。
【關(guān)鍵詞】：捷聯(lián)慣導(dǎo)系統(tǒng) 導(dǎo)航計(jì)算機(jī) DSP FPGA
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN965.8
【目錄】：

• 摘要4-5
• Abstract5-8
• 第1章 緒論8-13
• 1.1 課題背景8-9
• 1.2 導(dǎo)航計(jì)算機(jī)的研究現(xiàn)狀9-10
• 1.3 課題研究的意義10-11
• 1.4 主要研究?jī)?nèi)容11-13
• 第2章 捷聯(lián)慣性導(dǎo)航算法研究13-24
• 2.1 引言13
• 2.2 坐標(biāo)系及坐標(biāo)變換13-17
• 2.2.1 坐標(biāo)系13-14
• 2.2.2 坐標(biāo)變換14-17
• 2.3 捷聯(lián)慣導(dǎo)系統(tǒng)基本原理17-22
• 2.3.1 比力方程17-19
• 2.3.2 姿態(tài)矩陣19
• 2.3.3 姿態(tài)矩陣的計(jì)算19-20
• 2.3.4 速度和位置計(jì)算20-22
• 2.4 等效旋轉(zhuǎn)矢量算法22-23
• 2.5 本章小結(jié)23-24
• 第3章 導(dǎo)航計(jì)算機(jī)硬件電路設(shè)計(jì)24-40
• 3.1 總體方案設(shè)計(jì)24
• 3.2 器件選型24-26
• 3.2.1 DSP選型25
• 3.2.2 FPGA選型25-26
• 3.2.3 其他器件選型26
• 3.3 硬件電路設(shè)計(jì)26-39
• 3.3.1 系統(tǒng)電源模塊26-27
• 3.3.2 DSP系統(tǒng)27-32
• 3.3.3 FPGA邏輯模塊32-39
• 3.4 本章小結(jié)39-40
• 第4章 捷聯(lián)導(dǎo)航系統(tǒng)軟件設(shè)計(jì)40-64
• 4.1 總體方案設(shè)計(jì)40-41
• 4.2 軟件設(shè)計(jì)41-63
• 4.2.1 FPGA信號(hào)采集模塊設(shè)計(jì)41-49
• 4.2.2 異步FIFO設(shè)計(jì)49-55
• 4.2.3 EMIF接口配置55-58
• 4.2.4 串口模塊設(shè)計(jì)58-61
• 4.2.5 控制模塊設(shè)計(jì)61-63
• 4.3 本章小結(jié)63-64
• 第5章 試驗(yàn)和結(jié)果分析64-73
• 5.1 硬件調(diào)試64-67
• 5.2 慣組標(biāo)定試驗(yàn)和靜態(tài)導(dǎo)航試驗(yàn)67-70
• 5.3 試驗(yàn)結(jié)果70-73
• 結(jié)論73-75
• 參考文獻(xiàn)75-79
• 致謝79

【相似文獻(xiàn)】

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10 丁建偉;基于DSP技術(shù)的導(dǎo)航計(jì)算機(jī)設(shè)計(jì)[D];南京理工大學(xué);2004年

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