本文關(guān)鍵詞：基于FPGA的混合信號(hào)識(shí)別方法研究與仿真實(shí)現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著通信技術(shù)的高速發(fā)展,通信環(huán)境的日益復(fù)雜,各調(diào)制信號(hào)之間的混疊現(xiàn)象也越來(lái)越頻繁了。因此,混合信號(hào)識(shí)別作為干擾抑制技術(shù)和混合信號(hào)分離技術(shù)的前置工作無(wú)論在軍用還是民用領(lǐng)域都顯得尤為重要。本文首先從MPSK和16QAM的調(diào)制方式入手,將信號(hào)源分為單信號(hào)、對(duì)稱混合信號(hào)以及非對(duì)稱混合信號(hào)三大類共15種信號(hào)模型；然后介紹了混合信號(hào)全采樣序列星座圖特點(diǎn)和定時(shí)抽樣序列弱信號(hào)特點(diǎn)；接下來(lái)提取了5個(gè)全采樣序列星座圖參數(shù)用來(lái)完成對(duì)稱混合信號(hào)識(shí)別和調(diào)制方式識(shí)別的工作,提取了2個(gè)定時(shí)抽樣序列弱信號(hào)參數(shù)用來(lái)完成弱信號(hào)的檢測(cè)工作,并討論了后續(xù)弱信號(hào)數(shù)量估計(jì)的方法；接著針對(duì)FPGA進(jìn)行了算法優(yōu)化并完成了算法移植；最后,完成了Xilinx Virtex5開發(fā)平臺(tái)的硬件實(shí)現(xiàn)工作。本文在研究過程中首先利用Matlab仿真驗(yàn)證了識(shí)別算法的可行性,然后使用ModelSim功能仿真驗(yàn)證了算法移植到FPGA的可行性,最后配合ChipScope軟件完成硬件實(shí)現(xiàn)的結(jié)果測(cè)試,證明硬件實(shí)現(xiàn)的準(zhǔn)確性。本文提出了一種適用于FPGA的運(yùn)算復(fù)雜度小、資源消耗少且識(shí)別性能較為優(yōu)異的混合信號(hào)識(shí)別算法。經(jīng)過算法仿真驗(yàn)證、功能仿真驗(yàn)證以及硬件實(shí)現(xiàn)測(cè)試證明在SNR不小于15dB時(shí),識(shí)別算法可正確識(shí)別各種信號(hào)模型,當(dāng)SNR略低于15dB時(shí),識(shí)別算法仍可識(shí)別絕大多數(shù)信號(hào)模型。
【關(guān)鍵詞】：混合信號(hào) 調(diào)制識(shí)別 弱信號(hào)檢測(cè) 現(xiàn)場(chǎng)可編程門陣列
【學(xué)位授予單位】：西南交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN911.7
【目錄】：

• 摘要6-7
• ABSTRACT7-10
• 第1章 緒論10-14
• 1.1 研究背景10-11
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀11-12
• 1.3 本文的主要內(nèi)容和章節(jié)安排12-14
• 第2章 混合信號(hào)星座圖與頻譜基本理論14-22
• 2.1 混合信號(hào)模型介紹14-15
• 2.2 混合信號(hào)全采樣序列星座圖原理15-18
• 2.3 混合信號(hào)定時(shí)抽樣序列弱信號(hào)原理18-21
• 2.4 本章小結(jié)21-22
• 第3章 混合信號(hào)識(shí)別方案設(shè)計(jì)22-38
• 3.1 過采樣方案設(shè)計(jì)22
• 3.2 全采樣序列星座圖識(shí)別方案22-29
• 3.2.1 全采樣序列星座圖識(shí)別方案參數(shù)提取23-28
• 3.2.2 全采樣序列星座圖識(shí)別方案流程28-29
• 3.3 定時(shí)抽樣序列弱信號(hào)識(shí)別方案29-34
• 3.3.1 不同調(diào)制方式定時(shí)抽樣序列的星座圖區(qū)域劃分29-30
• 3.3.2 定時(shí)抽樣序列弱信號(hào)識(shí)別方案參數(shù)提取30-33
• 3.3.3 定時(shí)抽樣序列弱信號(hào)識(shí)別方案流程33-34
• 3.4 混合信號(hào)調(diào)制識(shí)別方案總述34-36
• 3.4.1 混合信號(hào)調(diào)制識(shí)別方案總流程34-35
• 3.4.2 混合信號(hào)識(shí)別方案性能分析35-36
• 3.4.3 與傳統(tǒng)高階累積量識(shí)別方法的對(duì)比36
• 3.5 本章小結(jié)36-38
• 第4章 基于FPGA的混合信號(hào)識(shí)別方案硬件實(shí)現(xiàn)38-64
• 4.1 模塊劃分及時(shí)序關(guān)系簡(jiǎn)述38-40
• 4.2 硬件實(shí)現(xiàn)模塊設(shè)計(jì)詳述40-58
• 4.2.1 ADC采樣模塊40
• 4.2.2 時(shí)鐘及復(fù)位管理模塊40-41
• 4.2.3 全采樣序列星座圖識(shí)別參數(shù)計(jì)算模塊41-44
• 4.2.4 定時(shí)抽樣序列計(jì)算模塊44-46
• 4.2.5 定時(shí)抽樣序列歸一化模塊46-48
• 4.2.6 序列yi提取模塊48-51
• 4.2.7 定時(shí)抽樣序列弱信號(hào)識(shí)別參數(shù)計(jì)算模塊51-57
• 4.2.8 判決器模塊57-58
• 4.3 混合信號(hào)識(shí)別方案的FPGA整體功能仿真58-60
• 4.4 混合信號(hào)識(shí)別方案的FPGA硬件測(cè)試60-63
• 4.4.1 FPGA的資源使用情況61-62
• 4.4.2 硬件測(cè)試結(jié)果62-63
• 4.5 本章小結(jié)63-64
• 結(jié)論與未來(lái)的工作64-65
• 致謝65-66
• 參考文獻(xiàn)66-69
• 攻讀碩士學(xué)位期間發(fā)表的論文及科研成果69

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本文編號(hào)：454828