隨著三維視頻技術(shù)的發(fā)展,高效視頻編碼(High Efficiency Video Coding,HEVC)標(biāo)準(zhǔn)也推出了其三維拓展版,并命名為3D-HEVC。3DHEVC標(biāo)準(zhǔn)采用多視點(diǎn)加深度(Multi-View plus Depth,MVD)格式對(duì)視頻進(jìn)行編碼。相比于傳統(tǒng)視頻,其增加了深度圖作為輔助編碼信息,由于深度圖與傳統(tǒng)紋理圖的特性不盡相同,3D-HEVC標(biāo)準(zhǔn)中增加了深度建模模式(Depth Modelling Mode,DMM)作為深度圖的幀內(nèi)預(yù)測(cè)模式之一。DMM算法能夠較好地對(duì)深度圖進(jìn)行編碼,但是其算法復(fù)雜度較高,占用編碼時(shí)間較長(zhǎng)。針對(duì)該問(wèn)題,本文提出2種新的DMM-1算法硬件電路實(shí)現(xiàn)架構(gòu),并設(shè)計(jì)實(shí)現(xiàn)出DMM-1算法硬件電路加速器。本文的主要工作包括以下幾個(gè)方面:(1)設(shè)計(jì)實(shí)現(xiàn)了DMM-1算法多種并行架構(gòu)的硬件電路。本文對(duì)DMM-1算法進(jìn)行研究,根據(jù)其沒(méi)有數(shù)據(jù)相關(guān)性的特點(diǎn),分別設(shè)計(jì)實(shí)現(xiàn)了全并行架構(gòu)、2組部分并行架構(gòu)和6組部分并行架構(gòu)的DMM-1算法的硬件電路。并行架構(gòu)的硬件電路通過(guò)將楔形塊評(píng)估部分的電路通過(guò)多個(gè)計(jì)算單元同時(shí)計(jì)算,實(shí)現(xiàn)了對(duì)編碼時(shí)間的大幅降低。通過(guò)實(shí)驗(yàn)結(jié)果對(duì)比:全并...

【文章頁(yè)數(shù)】：66 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
致謝
摘要
abstract
第一章 緒論
    1.1 研究意義
    1.2 視頻編解碼技術(shù)的發(fā)展
        1.2.1 H.26X系列編解碼標(biāo)準(zhǔn)的發(fā)展
        1.2.2 三維視頻技術(shù)的發(fā)展
    1.3 國(guó)內(nèi)外研究現(xiàn)狀
        1.3.1 深度圖及其幀內(nèi)預(yù)測(cè)算法研究現(xiàn)狀
        1.3.2 DMM算法硬件加速研究現(xiàn)狀
    1.4 論文結(jié)構(gòu)安排
第二章 3D-HEVC及深度圖幀內(nèi)預(yù)測(cè)基礎(chǔ)
    2.1 HEVC視頻編解碼基礎(chǔ)
    2.2 3D-HEVC視頻編解碼基礎(chǔ)
    2.3 深度圖及其幀內(nèi)預(yù)測(cè)基礎(chǔ)
        2.3.1 深度圖知識(shí)基礎(chǔ)
        2.3.2 3D-HEVC深度圖幀內(nèi)預(yù)測(cè)流程
    2.4 DMM-1算法編碼流程
第三章 基于并行架構(gòu)的DMM-1 模塊硬件電路設(shè)計(jì)
    3.1 引言
        3.1.1 DMM-1算法數(shù)據(jù)相關(guān)性分析
        3.1.2 設(shè)計(jì)思想
    3.2 全并行架構(gòu)的硬件電路設(shè)計(jì)
        3.2.1 粗搜索模塊
        3.2.2 精搜索模塊
        3.2.3 計(jì)算單元電路結(jié)構(gòu)
        3.2.4 去精搜索全并行架構(gòu)的硬件電路設(shè)計(jì)
    3.3 部分并行架構(gòu)的硬件電路設(shè)計(jì)
        3.3.1 六組部分并行架構(gòu)
        3.3.2 兩組部分并行架構(gòu)
    3.4 實(shí)驗(yàn)方案
        3.4.1 功能驗(yàn)證與電路綜合
        3.4.2 性能對(duì)比
    3.5 本章小結(jié)
第四章 基于流水線架構(gòu)的DMM-1 模塊硬件電路設(shè)計(jì)
    4.1 流水線架構(gòu)的設(shè)計(jì)思想
    4.2 流水線架構(gòu)的硬件電路設(shè)計(jì)
        4.2.1 楔形塊數(shù)據(jù)庫(kù)存儲(chǔ)模塊
        4.2.2 搜索模塊
    4.3 部分并行流水線架構(gòu)的硬件電路設(shè)計(jì)
        4.3.1 六組部分并行流水線架構(gòu)
        4.3.2 兩組部分并行流水線架構(gòu)
    4.4 實(shí)驗(yàn)方案
        4.4.1 功能驗(yàn)證與電路綜合
        4.4.2 性能對(duì)比
    4.5 本章小結(jié)
第五章 總結(jié)與展望
    5.1 總結(jié)
    5.2 展望
參考文獻(xiàn)
攻讀碩士學(xué)位期間的學(xué)術(shù)活動(dòng)及成果情況



本文編號(hào)：3887328