隨著機(jī)載激光雷達(dá)的迅速發(fā)展,其對(duì)激光雷達(dá)采集系統(tǒng)性能的要求越來(lái)越高。首先,機(jī)載激光雷達(dá)的回波信號(hào)采樣頻率和分辨率越來(lái)越高,同時(shí)還需要保證采樣數(shù)據(jù)的有效性和可靠性。其次,為確保信號(hào)采樣過(guò)程無(wú)誤和降低試飛試驗(yàn)成本,要求采樣數(shù)據(jù)可以實(shí)時(shí)顯示和實(shí)時(shí)存儲(chǔ)。存儲(chǔ)數(shù)據(jù)用來(lái)進(jìn)行數(shù)據(jù)處理分析和數(shù)據(jù)回放。此外,機(jī)載設(shè)備在重量上有著嚴(yán)格的限制。因此,機(jī)載激光雷達(dá)信號(hào)采集存儲(chǔ)系統(tǒng)的研究具有巨大意義�；谏鲜霭l(fā)展現(xiàn)狀和項(xiàng)目需求,本文設(shè)計(jì)并實(shí)現(xiàn)了一款機(jī)載便攜式激光雷達(dá)信號(hào)采集存儲(chǔ)系統(tǒng)。依據(jù)項(xiàng)目需求分析,本文設(shè)計(jì)采用Zynq系列FPGA+DSP架構(gòu),并利用FMC接口將系統(tǒng)硬件模塊化設(shè)計(jì)。該系統(tǒng)可以實(shí)現(xiàn)四路激光雷達(dá)信號(hào)的采集、存儲(chǔ)和顯示,并且支持?jǐn)?shù)據(jù)導(dǎo)出功能。同時(shí),依據(jù)系統(tǒng)設(shè)計(jì)需求,將系統(tǒng)設(shè)計(jì)為低功耗、體積小、抗干擾和使用方便。本文首先從機(jī)載便攜式激光雷達(dá)信號(hào)采集存儲(chǔ)系統(tǒng)設(shè)計(jì)需求出發(fā),綜合分析系統(tǒng)設(shè)計(jì)需求,對(duì)信號(hào)采集存儲(chǔ)和模數(shù)轉(zhuǎn)換的基本理論進(jìn)行了介紹。其次,基于系統(tǒng)設(shè)計(jì)需求分析完成系統(tǒng)總體方案設(shè)計(jì),同時(shí)提出了系統(tǒng)載卡和系統(tǒng)子卡的設(shè)計(jì)方案。對(duì)于系統(tǒng)原理圖設(shè)計(jì),本文將其分為采樣模塊、時(shí)鐘模塊、存儲(chǔ)模塊等七個(gè)模塊進(jìn)行詳細(xì)介...

【文章頁(yè)數(shù)】：114 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語(yǔ)對(duì)照表
第一章 緒論
    1.1 論文研究背景及意義
    1.2 激光雷達(dá)概述
        1.2.1 激光雷達(dá)原理
        1.2.2 激光雷達(dá)國(guó)內(nèi)外發(fā)展現(xiàn)狀
    1.3 高速信號(hào)采集存儲(chǔ)系統(tǒng)的發(fā)展現(xiàn)狀
    1.4 本論文研究?jī)?nèi)容及研究計(jì)劃
第二章 系統(tǒng)設(shè)計(jì)需求與相關(guān)理論
    2.1 機(jī)載激光雷達(dá)系統(tǒng)
    2.2 系統(tǒng)設(shè)計(jì)需求及分析
    2.3 高速信號(hào)采集存儲(chǔ)相關(guān)理論
        2.3.1 信號(hào)采樣相關(guān)理論分析
        2.3.2 數(shù)據(jù)存儲(chǔ)接口介紹
        2.3.3 數(shù)據(jù)顯示接口概述
    2.4 ADC概論
        2.4.1 ADC架構(gòu)分析
        2.4.2 ADC參數(shù)概述
    2.5 JESD204B協(xié)議概述與鏈路建立
        2.5.1 JESD204B協(xié)議
        2.5.2 JESD204B鏈路建立
    2.6 本章小結(jié)
第三章 系統(tǒng)方案設(shè)計(jì)及硬件電路設(shè)計(jì)
    3.1 系統(tǒng)總體方案設(shè)計(jì)
        3.1.1 系統(tǒng)載卡方案設(shè)計(jì)
        3.1.2 系統(tǒng)子卡方案設(shè)計(jì)
        3.1.3 FMC接口
    3.2 系統(tǒng)核心器件選型和原理圖設(shè)計(jì)
        3.2.1 核心器件選型
        3.2.2 AD采樣模塊設(shè)計(jì)
        3.2.3 時(shí)鐘模塊設(shè)計(jì)
        3.2.4 DDR3模塊設(shè)計(jì)
        3.2.5 FPGA核心電路設(shè)計(jì)
        3.2.6 DSP電路設(shè)計(jì)
        3.2.7 電源模塊設(shè)計(jì)
        3.2.8 接口模塊設(shè)計(jì)
    3.3 系統(tǒng)PCB設(shè)計(jì)
        3.3.1 信號(hào)完整性概念
        3.3.2 系統(tǒng)載卡PCB設(shè)計(jì)
        3.3.3 系統(tǒng)子卡PCB設(shè)計(jì)
    3.4 系統(tǒng)硬件功能測(cè)試
        3.4.1 電源模塊測(cè)試
        3.4.2 FPGA電路測(cè)試
        3.4.3 時(shí)鐘模塊測(cè)試
        3.4.4 DSP電路測(cè)試
    3.5 本章小結(jié)
第四章 程序設(shè)計(jì)及結(jié)果分析
    4.1 程序設(shè)計(jì)總體流程
    4.2 ADC程序設(shè)計(jì)和數(shù)據(jù)分析
        4.2.1 LMK04821芯片寄存器配置
        4.2.2 AD9680芯片寄存器配置
        4.2.3 JESD204B IP核配置
        4.2.4 數(shù)據(jù)采樣結(jié)果分析
    4.3 PS部分程序設(shè)計(jì)
        4.3.1 DDR3存儲(chǔ)邏輯設(shè)計(jì)
        4.3.2 網(wǎng)口通信程序設(shè)計(jì)
    4.4 Rapid IO通信邏輯設(shè)計(jì)
        4.4.1 SRIO Gen2 IP核配置
        4.4.2 數(shù)據(jù)傳輸結(jié)果分析
    4.5 DSP數(shù)據(jù)處理及分析
    4.6 SATA接口邏輯設(shè)計(jì)
        4.6.1 IP核配置
        4.6.2 數(shù)據(jù)讀寫(xiě)速率及誤碼率分析
    4.7 顯示接口邏輯設(shè)計(jì)
        4.7.1 LVDS顯示接口邏輯設(shè)計(jì)
        4.7.2 HDMI顯示接口邏輯設(shè)計(jì)
    4.8 本章小結(jié)
第五章 總結(jié)與展望
    5.1 工作總結(jié)
    5.2 工作展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)介



本文編號(hào)：3814969