在電子設(shè)備盛行的時(shí)代,存在較多影響信息正確發(fā)送和接收的干擾因素。因此,設(shè)計(jì)一個(gè)在復(fù)雜通信環(huán)境中能確保信息及時(shí)準(zhǔn)確地發(fā)送和接收的通信系統(tǒng)具有重要意義。短時(shí)猝發(fā)通信通過(guò)減少信號(hào)傳輸時(shí)長(zhǎng)和增加信號(hào)傳輸時(shí)間的不確定性,可有效降低信息被發(fā)現(xiàn)的概率,具有抗截獲、抗干擾能力強(qiáng)、可靠性好、傳輸效率高等特點(diǎn)。因此,在信息對(duì)抗領(lǐng)域得到廣泛應(yīng)用。本文對(duì)短時(shí)猝發(fā)通信基帶傳輸系統(tǒng)進(jìn)行設(shè)計(jì)與實(shí)現(xiàn),文中制定了信號(hào)體制方案,包括傳輸效率高的數(shù)據(jù)幀結(jié)構(gòu)設(shè)計(jì)、碼元同步序列的選取、定時(shí)同步方案、相位解旋方案、GMSK調(diào)制解調(diào)方案、LDPC編碼譯碼方案。在短時(shí)猝發(fā)通信系統(tǒng)硬件平臺(tái)下,對(duì)“GMSK+LDPC碼”體制的基帶系統(tǒng)使用Verilog HDL語(yǔ)言實(shí)現(xiàn),將設(shè)計(jì)好的基帶系統(tǒng)融合到硬件平臺(tái)中,進(jìn)行實(shí)際通信測(cè)試,并進(jìn)行靈敏度測(cè)試。本文的主要貢獻(xiàn)有以下幾點(diǎn):1、為了滿足猝發(fā)特性,設(shè)計(jì)了一種傳輸效率高的數(shù)據(jù)幀結(jié)構(gòu),該數(shù)據(jù)幀結(jié)構(gòu)由有效信息和碼元同步序列兩部分構(gòu)成。根據(jù)數(shù)據(jù)幀結(jié)構(gòu),提出了一種M-Part定時(shí)同步算法。將其與滑動(dòng)互相關(guān)定時(shí)同步算法的同步性能進(jìn)行對(duì)比,對(duì)比結(jié)果表明滑動(dòng)互相關(guān)定時(shí)同步算法的同步性能受頻偏影響較大,而M-Par...

【文章頁(yè)數(shù)】：80 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第1章 緒論
    1.1 研究背景及意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
    1.3 論文主要內(nèi)容及結(jié)構(gòu)安排
第2章 系統(tǒng)理論基礎(chǔ)
    2.1 短時(shí)猝發(fā)通信
    2.2 GMSK調(diào)制
    2.3 LDPC碼
        2.3.1 LDPC碼的定義
        2.3.2 LDPC碼的分類
        2.3.3 LDPC碼的構(gòu)造
    2.4 本章小結(jié)
第3章 系統(tǒng)方案研究與制定
    3.1 系統(tǒng)性能指標(biāo)
    3.2 信號(hào)體制方案
        3.2.1 數(shù)據(jù)幀結(jié)構(gòu)設(shè)計(jì)
        3.2.2 碼元同步序列選取
        3.2.3 定時(shí)同步方案
        3.2.4 相位解旋方案
        3.2.5 數(shù)字調(diào)制解調(diào)方式
        3.2.6 信道糾錯(cuò)碼
    3.3 定時(shí)同步方案
        3.3.1 滑動(dòng)互相關(guān)定時(shí)同步算法
        3.3.2 M-Part定時(shí)同步算法
        3.3.3 兩種定時(shí)同步算法性能分析對(duì)比
    3.4 相位解旋方案
        3.4.1 基于單一相關(guān)峰值相位信息的解旋算法
        3.4.2 基于多個(gè)子相關(guān)峰值相位信息的解旋算法
        3.4.3 兩種相位解旋算法的性能分析與對(duì)比
    3.5 GMSK調(diào)制解調(diào)方案
        3.5.1 GMSK調(diào)制方案
        3.5.2 GMSK解調(diào)方案
    3.6 LDPC編碼譯碼方案
        3.6.1 LDPC編碼方案
        3.6.2 LDPC譯碼方案
    3.7 系統(tǒng)性能仿真與分析
    3.8 本章小結(jié)
第4章 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
    4.1 系統(tǒng)FPGA整體設(shè)計(jì)
    4.2 發(fā)射基帶子系統(tǒng)實(shí)現(xiàn)
        4.2.1 發(fā)射基帶子系統(tǒng)各FPGA模塊分析
        4.2.2 發(fā)射基帶子系統(tǒng)資源占用
    4.3 接收基帶子系統(tǒng)實(shí)現(xiàn)
        4.3.1 接收基帶子系統(tǒng)各FPGA模塊分析
        4.3.2 接收基帶子系統(tǒng)資源占用
    4.4 本章小結(jié)
第5章 系統(tǒng)測(cè)試與分析
    5.1 系統(tǒng)硬件平臺(tái)介紹
    5.2 發(fā)射基帶子系統(tǒng)實(shí)時(shí)數(shù)據(jù)捕獲與分析
    5.3 接收基帶子系統(tǒng)實(shí)時(shí)數(shù)據(jù)捕獲與分析
    5.4 系統(tǒng)性能測(cè)試與分析
        5.4.1 發(fā)射機(jī)信號(hào)測(cè)試與分析
        5.4.2 接收機(jī)性能測(cè)試與分析
    5.5 本章小結(jié)
第6章 總結(jié)與展望
    6.1 工作總結(jié)
    6.2 課題展望
致謝
參考文獻(xiàn)
附錄



本文編號(hào)：3740752