針對中大型機(jī)載有源相控陣?yán)走_(dá)系統(tǒng)的需求,提出一種射頻數(shù)字一體化高集成寬帶收發(fā)模塊的設(shè)計方案。相比于傳統(tǒng)雷達(dá)收發(fā)系統(tǒng)的射頻、數(shù)字部分獨立設(shè)計的方式,本設(shè)計將射頻前端電路與數(shù)字收發(fā)電路集成在一個標(biāo)準(zhǔn)6UASAAC插件內(nèi),以提高集成度、降低功耗。該模塊可以實現(xiàn)2GHz以上瞬時帶寬的寬帶激勵信號產(chǎn)生和寬帶信號采集。本文先詳細(xì)介紹了一體化收發(fā)模塊的硬件組成和設(shè)計原理,其次介紹了FPGA軟件設(shè)計思想,最后給出該模塊的硬件測試和數(shù)據(jù)分析結(jié)果。 

【文章來源】：雷達(dá)科學(xué)與技術(shù). 2020,18(03)北大核心

【文章頁數(shù)】：6 頁

【部分圖文】：

一體化高集成度寬帶收發(fā)模塊基本組成框圖

寬窄帶模擬激勵模塊鏈路如圖2所示。DAC輸出的中高頻信號經(jīng)過開關(guān)分別送入倍頻支路和變頻支路。倍頻支路將信號進(jìn)行二倍頻并濾波放大，產(chǎn)生瞬時帶寬2GHz的寬帶激勵信號。變頻支路將信號與本振混頻，濾波放大得到8～12GHz的射頻信號窄帶激勵信號。寬窄帶激勵信號由開關(guān)控制切換、分時輸出。圖1中的解調(diào)模塊將寬帶回波射頻信號經(jīng)過放大、濾波、混頻，正交解調(diào)為基帶I/Q信號，送入ADC進(jìn)行數(shù)字采樣。

仿真軟件采用Agilent ADS2011。圖3為兩片ADC時鐘信號輸入路徑仿真結(jié)果。由結(jié)果可以看到兩路時鐘信號幅度相位一致性很高。兩路2.4GHz采樣時鐘在PCB走線上只差22ps。圖4為兩片ADC輸入信號在1.8GHz頻率下的仿真結(jié)果。結(jié)果表明兩路信號的幅度相位一致性很好。由圖4(c）可見，在1.8GHz頻率下，兩通道相對延遲時間相差僅2.2ps，足以滿足設(shè)計需求。

【參考文獻(xiàn)】：
期刊論文
[1]寬帶數(shù)字陣列雷達(dá)通道均衡方法的設(shè)計與實現(xiàn)[J]. 張月,鮑慶龍,楊劍,陳曾平.  信號處理. 2010(03)

博士論文
[1]射頻功放數(shù)字預(yù)失真線性化技術(shù)研究[D]. 詹鵬.電子科技大學(xué) 2012

碩士論文
[1]基于FPGA的寬帶多通道信號發(fā)生器研制[D]. 劉少華.西安電子科技大學(xué) 2018
[2]寬帶雷達(dá)通道信號處理[D]. 董明陽.西安電子科技大學(xué) 2017
[3]基于FPGA的高速零中頻IQ均衡算法研究與實現(xiàn)[D]. 宋天陽.電子科技大學(xué) 2017



本文編號：3580453