移動(dòng)通信技術(shù)的變革為經(jīng)濟(jì)發(fā)展注入了強(qiáng)大的動(dòng)力。移動(dòng)設(shè)備的快速普及,通過移動(dòng)通信技術(shù)開拓了新的市場(chǎng)領(lǐng)域,第四代移動(dòng)通信系統(tǒng)（4G）尤為明顯。隨著移動(dòng)通信技術(shù)促進(jìn)數(shù)字經(jīng)濟(jì)的發(fā)展,對(duì)移動(dòng)通信系統(tǒng)的需求越來越高,因此第五代移動(dòng)通信系統(tǒng)（5G）應(yīng)運(yùn)而生。5G為了適應(yīng)未來10年的移動(dòng)通信需求,在4G的基礎(chǔ)上,對(duì)移動(dòng)通信無線接入網(wǎng)和核心網(wǎng)進(jìn)行了大量的變革,使用了眾多新技術(shù)。5G使用的空口技術(shù)也被稱為NR（New Radio）,可見對(duì)5G給予了厚望。5G具有廣泛的應(yīng)用場(chǎng)景,能滿足絕大多數(shù)業(yè)務(wù)的不同需求。其應(yīng)用場(chǎng)景有三個(gè)主要的突出點(diǎn),增強(qiáng)型移動(dòng)寬帶、大規(guī)模機(jī)器通信和超可靠低延遲通信。5G在適應(yīng)眾多應(yīng)用場(chǎng)景的同時(shí),給無線接入網(wǎng)的物理層數(shù)據(jù)處理帶來了巨大的挑戰(zhàn),傳統(tǒng)通用處理器已不能滿足5G物理層數(shù)據(jù)處理的需求。本文研究了NR物理層中物理上行共享信道和物理下行共享信道中比特級(jí)的并行數(shù)據(jù)處理方法,設(shè)計(jì)了基于現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array,FPGA）支持多種部署方式的并行數(shù)據(jù)處理架構(gòu),并在Xilinx ZYNQ UltraScale+RFSoC XZCU21DR上實(shí)現(xiàn)... 

【文章來源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：135 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 研究背景
        1.1.1 5G快速發(fā)展及其廣泛的應(yīng)用場(chǎng)景
        1.1.2 通用平臺(tái)無法滿足5G物理層數(shù)據(jù)處理需求
        1.1.3 運(yùn)營(yíng)商面臨困境
    1.2 研究意義
    1.3 研究?jī)?nèi)容
    1.4 本文結(jié)構(gòu)安排
第二章 5GNR物理層
    2.1 5G無線接入網(wǎng)
        2.1.1 C-RAN
        2.1.2 CU-DU的切分
    2.2 5GNR物理層
    2.3 本章小結(jié)
第三章 PUSCH比特級(jí)并行信號(hào)處理設(shè)計(jì)與實(shí)現(xiàn)
    3.1 PUSCH比特級(jí)處理流程及處理引擎需求分析
        3.1.1 PUSCH比特級(jí)數(shù)據(jù)處理流程
        3.1.2 PUSCH比特級(jí)處理引擎關(guān)鍵指標(biāo)及設(shè)計(jì)分析
    3.2 PUSCH比特級(jí)并行處理引擎架構(gòu)設(shè)計(jì)
        3.2.1 并行數(shù)據(jù)處理外部通信接口設(shè)計(jì)
        3.2.2 比特級(jí)并行數(shù)據(jù)處理引擎內(nèi)部并行處理架構(gòu)設(shè)計(jì)
        3.2.3 數(shù)據(jù)處理
    3.3 面向FPGA的 PUSCH比特級(jí)并行處理架構(gòu)實(shí)現(xiàn)
        3.3.1 解交織
        3.3.2 HARQ
        3.3.3 Appending
        3.3.4 LDPC譯碼器
        3.3.5 并行CRC校驗(yàn)
    3.4 本章小結(jié)
第四章 PDSCH比特級(jí)并行信號(hào)處理設(shè)計(jì)與實(shí)現(xiàn)
    4.1 PDSCH比特級(jí)處理流程及處理引擎需求分析
        4.1.1 PDSCH比特級(jí)處理流程
        4.1.2 PDSCH處理引擎關(guān)鍵指標(biāo)及設(shè)計(jì)分析
    4.2 PDSCH比特級(jí)并行處理引擎架構(gòu)設(shè)計(jì)
        4.2.1 引擎外部數(shù)據(jù)交互接口設(shè)計(jì)
        4.2.2 引擎內(nèi)部數(shù)據(jù)處理架構(gòu)設(shè)計(jì)
        4.2.3 引擎數(shù)據(jù)處理
    4.3 面向FPGA的 PDSCH比特級(jí)并行處理引擎架構(gòu)實(shí)現(xiàn)
        4.3.1 TB/CB CRC
        4.3.2 LDPC編碼
        4.3.3 比特選擇
        4.3.4 交織
        4.3.5 CB拼接
    4.4 本章小結(jié)
第五章 并行數(shù)據(jù)處理引擎測(cè)試
    5.1 硬件平臺(tái)簡(jiǎn)介
    5.2 并行引擎測(cè)試
        5.2.1 仿真測(cè)試方法
        5.2.2 并行處理引擎通用仿真框架設(shè)計(jì)
        5.2.3 并行數(shù)據(jù)處理引擎仿真
        5.2.4 引擎部署測(cè)試
    5.3 引擎資源占用
    5.4 引擎吞吐量
    5.5 本章總結(jié)
第六章 總結(jié)與展望
    6.1 全文總結(jié)
    6.2 下一步工作展望
致謝
參考文獻(xiàn)
攻讀碩士期間獲得成果
學(xué)位論文答辯后勘誤修訂說明表



本文編號(hào)：3447023