發(fā)布時(shí)間：2017-05-03 12:05

  本文關(guān)鍵詞：太赫茲點(diǎn)對(duì)點(diǎn)通信鏈路中的40Gbps DQPSK調(diào)制解調(diào)器的實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著移動(dòng)網(wǎng)絡(luò)的普及,人們對(duì)于網(wǎng)絡(luò)容量的需求越來(lái)越大。一個(gè)提高通信容量的方法是使用更寬的帶寬來(lái)傳輸數(shù)據(jù)。而太赫茲波段,例如D波段(110~170GHz),提供了大于30GHz的可用帶寬,使得傳輸幾十個(gè)Gbps數(shù)量級(jí)的數(shù)據(jù)成為可能。本文提出了一種高速的差分四相位相移鍵控(DQPSK)調(diào)制解調(diào)器的實(shí)現(xiàn)方式,能夠達(dá)到40Gbps的數(shù)據(jù)速率傳輸。在這其中,調(diào)制器是基于FPGA實(shí)現(xiàn)的,而解調(diào)器是由微波元件組合搭建實(shí)現(xiàn)。這個(gè)調(diào)制解調(diào)器的性能已經(jīng)在實(shí)驗(yàn)室環(huán)境中進(jìn)行了測(cè)試驗(yàn)證。它可以在下一代移動(dòng)通信網(wǎng)絡(luò)中代替光纖鏈路利用太赫茲波段構(gòu)建靈活的通信網(wǎng)絡(luò)。本文主要論述了40GbpsDQPSK調(diào)制解調(diào)器設(shè)計(jì)原理以及實(shí)現(xiàn)方式。文中首先綜述了高速通信系統(tǒng)的應(yīng)用需求、應(yīng)用場(chǎng)合,以及數(shù)十Gbps超高速通信的研究現(xiàn)狀。然后根據(jù)現(xiàn)有的軟硬件條件提出了數(shù)�；旌系南到y(tǒng)設(shè)計(jì)方案。接著闡述了差分編碼原理,并根據(jù)實(shí)驗(yàn)器件的限制和測(cè)試需求提出了一種改進(jìn)的差分編碼方法。為了克服實(shí)驗(yàn)器件的帶寬限制,嘗試加入預(yù)加重和均衡改善信號(hào)質(zhì)量,降低誤碼率。然后介紹了如何在FPGA內(nèi)部對(duì)高速的數(shù)據(jù)進(jìn)行編碼,提出了一種利用資源換取時(shí)間的并行編碼結(jié)構(gòu)。在接收端,提出了運(yùn)用微波元件實(shí)現(xiàn)差分解調(diào)的結(jié)構(gòu)。最后,在實(shí)驗(yàn)室環(huán)境下,對(duì)這個(gè)DQPSK調(diào)制解調(diào)器進(jìn)行了測(cè)試驗(yàn)證,結(jié)果表明,該調(diào)制解調(diào)器可以實(shí)現(xiàn)40Gbps信息速率的DQPSK的調(diào)制與解調(diào)。
【關(guān)鍵詞】：DQPSK 差分編碼 差分解調(diào) 預(yù)加重 太赫茲通信
【學(xué)位授予單位】：北京理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN915.05
【目錄】：

• 摘要5-6
• Abstract6-12
• 第1章 緒論12-17
• 1.1 論文研究的背景和意義12-13
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀和發(fā)展趨勢(shì)13-15
• 1.3 論文主要研究?jī)?nèi)容和章節(jié)安排15-17
• 第2章 DQPSK調(diào)制解調(diào)原理17-29
• 2.1 概述17
• 2.2 數(shù)�；旌螪QPSK調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)17-18
• 2.3 差分編碼及一種改進(jìn)的差分編碼原理概述18-22
• 2.3.1 差分編碼原理概述18-19
• 2.3.2 隔相差分編碼原理概述19-22
• 2.4 PRBS碼性質(zhì)22-23
• 2.5 預(yù)加重23-28
• 2.5.1 碼間串?dāng)_23-26
• 2.5.2 預(yù)加重原理26-28
• 2.6 均衡28-29
• 第3章 DQPSK調(diào)制解調(diào)器實(shí)現(xiàn)研究29-41
• 3.1 概述29
• 3.2 數(shù)字部分29-38
• 3.2.1 FPGA調(diào)制器結(jié)構(gòu)29-30
• 3.2.2 高速系統(tǒng)中的時(shí)鐘問(wèn)題30-31
• 3.2.3 PRBS的產(chǎn)生和校驗(yàn)31-33
• 3.2.4 差分編碼器的FPGA實(shí)現(xiàn)33-38
• 3.3 模擬部分38-41
• 3.3.1 解調(diào)器結(jié)構(gòu)38-39
• 3.3.2 調(diào)整延遲器件39-41
• 第4章 測(cè)試41-52
• 4.1 概述41
• 4.2 實(shí)驗(yàn)條件41-43
• 4.3 調(diào)制器測(cè)試43-48
• 4.3.1 FPGA發(fā)送信號(hào)43-46
• 4.3.2 預(yù)加重46-48
• 4.4 解調(diào)器測(cè)試48-52
• 4.4.1 解調(diào)器功能測(cè)試48-50
• 4.4.2 解調(diào)器帶寬測(cè)試50-52
• 第五章 結(jié)論52-53
• 參考文獻(xiàn)53-57
• 攻讀學(xué)位期間發(fā)表論文與研究成果清單57-58
• 致謝58

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