【摘要】：信息技術的不斷普及,使得現代通信技術朝著高階調制、高速傳輸的方向發(fā)展,這也給測試行業(yè)帶來了極大的挑戰(zhàn),如何準確衡量復雜調制信號的質量,是當今通信測試迫切需要解決的問題。本文以研制高速通信測試儀為目標,對數字調制解調中的關鍵技術——并行定時同步和并行載波同步,進行詳細的理論分析、算法研究及硬件驗證,以期能實現適用于高速、多制式的通信解調系統(tǒng)。首先,論文詳細分析了輸入中頻帶寬、傳輸碼率、基帶濾波器等設計指標,引出通信解調系統(tǒng)中同步技術的關鍵技術要點,提出了可實現最高碼率2Gbps、適用于MPSK、MQAM、MAPSK調制格式的32路并行的高速解調方案,然后詳細闡述其工作流程。接著,論文從定時同步的概念出發(fā),通過分析MM、早遲門、Gardner、OM等定時誤差估計算法,最終選擇易于硬件實現的OM算法作為本文的定時誤差估計方案,基于傅里葉變換原理,推導出定時誤差估計與校正的并行實現結構,通過MATLAB對算法仿真,結果顯示OM算法與載波同步獨立,適應于本文要求的高階調制信號,可以有效的達到定時同步的目的,隨后完成FPGA邏輯電路的設計與驗證。然后,基于判決反饋環(huán)載波同步架構,論文給出滿足多制式、高速解調要求的并行載波同步方案。針對每一種信號調制制式,設計出各制式的誤差計算方法,而對于載波同步環(huán)路濾波器和數控振蕩器子模塊的設計,文中給出了可以實時在線更新環(huán)路系數的方案。MATLAB仿真表明上述算法能適用于MPSK、MQAM、MAPSK等類型調制信號,且具有較大頻偏捕獲和較精細相位跟蹤能力,驗證了并行結構的可行性,并移植FPGA邏輯實現。最后,將上面提出的并行解調架構、并行定時同步、并行載波同步算法在FPGA中實現,并對分模塊和解調系統(tǒng)進行性能測試。測試結果表明,整個設計可以支持720MHz±200MHz中頻寬帶信號,最大符號率可實現360Msps;定時同步環(huán)路可獲得最大信噪比符號點數據,并將其位置固定,定時同步環(huán)路可以實現精確同步目的;載波同步能夠實現±10k Hz~±1MHz頻偏的要求;整體解調系統(tǒng)可以達到多制式、高速解調的目的。
【圖文】：

的具體取值與該時隙傳遞的符號信息有關。理論上，，多元相移鍵控使相位數越多，即 M 值越大，每個時隙所能傳輸的信號比特就更多，從而率（或者比特傳輸率）就更大。圖 2-5、2-6、2-8 分別為 BPSK、QPSK 和 8的星座圖。

的具體取值與該時隙傳遞的符號信息有關。理論上，多元相移鍵控使相位數越多，即 M 值越大，每個時隙所能傳輸的信號比特就更多，從而率（或者比特傳輸率）就更大。圖 2-5、2-6、2-8 分別為 BPSK、QPSK 和 8的星座圖。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TN911.3

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本文編號：2524981