【摘要】：隨著計算機技術、信號處理和通信技術的不斷發(fā)展,數(shù)字集成電路對系統(tǒng)時鐘的性能要求越來越高,鎖相環(huán)是提供高性能時鐘的關鍵電路技術,隨著半導體制造工藝的進步和發(fā)展,模擬鎖相環(huán)已難以適應現(xiàn)代數(shù)字集成電路的要求,與之相比,全數(shù)字鎖相環(huán)(ADPLL)具有集成度高、可移植性高、抗干擾能力強、設計周期短、可編程性好等特點,成為國內外鎖相環(huán)領域的研究熱點。本文研究了基于時間數(shù)字轉換器(TDC)的全數(shù)字鎖相環(huán)的設計。該ADPLL采用基于TDC的結構,由TDC、數(shù)控振蕩器、鑒頻鑒相控制器構成,其中的TDC采用計數(shù)器型TDC和游標延時鏈TDC相結合的結構,以提高TDC的分辨率。整個電路采用全定制和半定制相結合的設計方法,首先建立了 ADPLL的行為級模型,并通過仿真驗證了 ADPLL的功能;在此基礎上進行ADPLL的系統(tǒng)設計和電路設計,并通過數(shù)�；旌戏抡骝炞C了 ADPLL的前仿真性能;最后完成了 ADPLL的版圖設計和后仿真。本文的ADPLL最高能夠提供1.5GHz的時鐘,電路采用0.18μm CMOS工藝設計,包含焊盤在內的芯片面積為0.8mm2,后仿真結果顯示其頻率捕獲范圍為605MHz～2.03GHz,鎖定時間小于3μs,在輸出信號頻率為1.5GHz時,周期抖動的峰峰值小于22ps,周期間抖動的RMS值小于5ps,在1.8V的電源電壓下,電路總功耗約為20mW,滿足設計指標要求。在數(shù)字集成電路不斷發(fā)展的趨勢下,本文設計的全數(shù)字鎖相環(huán)對于鎖相環(huán)的研究具有一定意義,對信號處理和通信系統(tǒng)的實現(xiàn)具有實際應用價值。
[Abstract]:With the development of computer technology, signal processing and communication technology, the performance of digital integrated circuit (DIC) is becoming more and more high. PLL is the key circuit technology to provide high performance clock. With the progress and development of semiconductor manufacturing technology, analog PLL has been difficult to adapt to the requirements of modern digital integrated circuits. Compared with the full digital PLL (ADPLL), it has high integration, high portability, strong anti-interference ability and short design period. Due to its good programmability, it has become a research hotspot in the field of PLL at home and abroad. This paper studies the design of all-digital phase-locked loop based on time-digital converter (TDC). The structure of the ADPLL is based on TDC, which is composed of TDC, numerical controlled oscillator and frequency phase discriminator. The TDC adopts the structure of counter TDC and Vernier delay chain TDC to improve the resolution of TDC. The whole circuit is designed by the combination of full customization and semi customization. Firstly, the behavior level model of ADPLL is established, and the function of ADPLL is verified by simulation, and then the system design and circuit design of ADPLL are carried out. The pre-simulation performance of ADPLL is verified by digital-analog hybrid simulation. Finally, the layout design and post-simulation of ADPLL are completed. The ADPLL in this paper can provide the clock of 1.5GHz up to the maximum. The circuit is designed in 0.18 渭 m CMOS process. The chip area including welding pad is 0.8mm2.After the simulation results show that the frequency capture range is 605mHz 2.03GHz, the locking time is less than 3 渭 s, and when the output signal frequency is 1.5GHz, The peak value of the periodic jitter is less than 22 pss. the RMS value of the jitter during the cycle is less than 5 ps. the total power consumption of the circuit is about 20 MW at 1.8 V power supply voltage, which meets the design requirements. With the development of digital integrated circuits, the all-digital phase-locked loop designed in this paper has a certain significance for the research of phase-locked loop, and has practical application value for the realization of signal processing and communication system.
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TN911.8

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本文編號：2154923