本文選題：數(shù)字鎖相環(huán) + 反饋控制��； 參考：《電子與信息學報》2017年10期

【摘要】：該文針對太陽同步軌道衛(wèi)星由于通訊誤碼導致衛(wèi)星時鐘不正常翻轉(zhuǎn)造成的錯誤,提出了糾錯策略。基于衛(wèi)星時鐘和本地時鐘授時誤差互補的特點,設計了一種應用于低頻輸入信號和大倍頻系數(shù)條件下的數(shù)字鎖相環(huán)(DPLL),利用數(shù)字鎖相環(huán)使本地時鐘跟蹤衛(wèi)星時鐘秒脈沖的相位波動,實時消除本地時鐘的累積誤差。對該時鐘源進行了理論分析和實驗驗證,用現(xiàn)場可編程門陣列(FPGA)予以實現(xiàn)。實驗表明,該設計實現(xiàn)的時鐘源可以實時糾正衛(wèi)星時鐘出現(xiàn)的秒脈沖不正常翻轉(zhuǎn)、秒脈沖丟失、時間包跳變、時間包丟失等錯誤,最短可以在5個輸入時鐘周期內(nèi)進入鎖定狀態(tài),穩(wěn)定工作時每秒累積誤差小于100μs,可作為星載光譜儀本地時鐘源使用。
[Abstract]:In this paper, an error correction strategy is proposed to solve the error caused by the abnormal turning of the satellite clock caused by the communication error code of the sun-synchronous orbit satellite. Based on the complementary error between satellite clock and local clock, A digital phase-locked loop (DPLL) applied to low frequency input signal and large frequency doubling coefficient is designed. The local clock can track the phase fluctuation of the satellite clock second pulse and eliminate the cumulative error of the local clock in real time by using the digital phase-locked loop (DPLL). The theoretical analysis and experimental verification of the clock source are carried out and implemented with FPGA (Field Programmable Gate Array). The experiments show that the designed clock source can correct the errors such as abnormal rotation of second pulse, loss of second pulse, jump of time packet, loss of time packet, etc. The shortest time can be locked in 5 input clock cycles, and the cumulative error per second is less than 100 渭 s, which can be used as the local clock source of spaceborne spectrometer.
【作者單位】： 中國科學技術大學環(huán)境科學與光電技術學院;中國科學院安徽光學精密機械研究所環(huán)境光學與技術重點實驗室;上海衛(wèi)星工程研究所;
【基金】：國家自然科學基金(41275037) 安徽省杰出青年科學基金(1308085JGD03)~~
【分類號】：TN911.8;V443

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2 杜瑜;;三階數(shù)字鎖相環(huán)環(huán)路參數(shù)的設計方法[J];電訊技術;2007年05期

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本文編號：1950031