本文關鍵詞：高速多通道采樣系統(tǒng)關鍵技術研究與實現(xiàn)

  更多相關文章： 時間交替采樣 ADC校準 自動對齊算法 高速數(shù)據(jù)采集

【摘要】：隨著數(shù)字信號處理技術的不斷發(fā)展和完善,在工程應用領域,如軟件無線電、測試等,把模擬信號轉換為數(shù)字信號后再進行處理已成為主流的方案。然而隨著待測信號的高頻化,對數(shù)據(jù)采集系統(tǒng)的采樣頻率和采樣精度都提出了更高的要求,隨之帶來的是系統(tǒng)的復雜度和難度大幅提高。如何設計功能完善、性能優(yōu)異的高速信號采樣系統(tǒng)具有很好的研究意義和實用價值。本課題是采樣率為4 GSPS,采樣精度為8 bit的高速8通道數(shù)據(jù)采集系統(tǒng)的關鍵技術研究與實現(xiàn)。通過仿真研究和驗證,將系統(tǒng)指標分解到了各個子模塊;針對時間交替結構的高速ADC中存在的偏置失配(offset mismatch)、增益失配(gain mismatch)、相位失配(time skew)等誤差,進行了詳細地理論分析和Matlab建模,推導出了采樣結果中的頻譜雜散的位置和幅度。基于以上工作,制定了相應的ADC校準方案。此外針對高速ADC數(shù)據(jù)傳輸中存在的亞穩(wěn)態(tài)和多引腳數(shù)據(jù)不齊等問題,對時鐘和數(shù)據(jù)的路徑延時進行了理論分析,提出了一種引入FPGA的IODelay原語以實現(xiàn)可調(diào)節(jié)ADC各引腳的數(shù)據(jù)延時的方案,設計了針對亞穩(wěn)態(tài)現(xiàn)象的數(shù)據(jù)中心與時鐘邊沿對齊算法與針對數(shù)據(jù)不齊的多引腳數(shù)據(jù)自動對齊算法,給出了算法流程并在FPGA中進行了實現(xiàn)。最后進行了軟/硬件調(diào)試,從功能實現(xiàn)上驗證了數(shù)據(jù)中心與時鐘邊沿對齊算法與多引腳數(shù)據(jù)自動對齊算法的有效性,亞穩(wěn)態(tài)和數(shù)據(jù)延時不同的問題得到解決,ADC數(shù)據(jù)能夠正確傳輸;通過對ADC的偏置失配、增益失配、相位失配進行校準,采樣頻譜變得純凈。測試結果表明,系統(tǒng)功能及性能指標滿足了設計要求。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN911.7;TP274.2

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本文編號：1305617