本文關(guān)鍵詞：慣導(dǎo)多模式輸出模擬系統(tǒng)研究

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【摘要】：為了給慣導(dǎo)測(cè)試系統(tǒng)提供需要的測(cè)試數(shù)據(jù),針對(duì)慣導(dǎo)組件產(chǎn)品測(cè)試中多種信號(hào)的輸出,設(shè)計(jì)了一種基于FPGA的慣導(dǎo)組件多模式輸出模擬系統(tǒng)。實(shí)現(xiàn)了對(duì)4套慣導(dǎo)組件輸出的48路脈沖信號(hào)進(jìn)行模擬,能夠?qū)?套慣導(dǎo)組件輸出的串口數(shù)據(jù)模擬,并能完成將4套慣導(dǎo)組件輸出的48脈沖信號(hào)轉(zhuǎn)換為4路串口數(shù)據(jù)進(jìn)行發(fā)送。系統(tǒng)在進(jìn)行輸出48路脈沖信號(hào)時(shí)增加了數(shù)控恒流源輸入方式。通過設(shè)計(jì)的人機(jī)交互界面可以對(duì)脈沖輸出的頻率進(jìn)行調(diào)節(jié),而且可以設(shè)置8路串口發(fā)送數(shù)據(jù)的字節(jié)長(zhǎng)度、每幀數(shù)據(jù)之間的時(shí)間間隔、波特率大小以及對(duì)發(fā)送內(nèi)容的更改,并實(shí)現(xiàn)對(duì)這些參數(shù)的液晶顯示。本文從硬件電路設(shè)計(jì)和系統(tǒng)軟件設(shè)計(jì)兩方面對(duì)整個(gè)慣導(dǎo)多模式輸出模擬系統(tǒng)進(jìn)行了詳細(xì)的闡述。使用FPGA芯片EP2C8Q208C8作為系統(tǒng)的控制芯片,并完成了芯片外圍電路設(shè)計(jì)。48路脈沖信號(hào)輸出使用74LVC4245和ULN2803進(jìn)行兩級(jí)處理,達(dá)到對(duì)脈沖帶負(fù)載能力提高的目的。8路串口的硬件電路采用MAX3232芯片和MAX488芯片完成RS-232或RS-422的接口電路設(shè)計(jì),通過撥碼開關(guān)進(jìn)行切換,完成串口接口模式的選擇。FPGA內(nèi)部邏輯模塊設(shè)計(jì)采用Quartus Ⅱ軟件做為開發(fā)平臺(tái),使用硬件邏輯編程語言Verilog設(shè)計(jì)DDS信號(hào)發(fā)生器,構(gòu)建48路脈沖模塊以及8路串口發(fā)送模塊。對(duì)系統(tǒng)輸出的48路脈沖信號(hào)采用多周期同步測(cè)頻的方法進(jìn)行測(cè)量,驗(yàn)證DDS信號(hào)發(fā)生器的準(zhǔn)確性的同時(shí)并將測(cè)量得到的頻率值通過脈沖轉(zhuǎn)串口模塊轉(zhuǎn)換為串口數(shù)據(jù),并通過4路串口進(jìn)行輸出。最后對(duì)整個(gè)測(cè)試系統(tǒng)進(jìn)行了軟硬件聯(lián)合調(diào)試,并對(duì)調(diào)試結(jié)果進(jìn)行了分析。實(shí)驗(yàn)結(jié)果表明,本文的設(shè)計(jì)方案能夠?qū)崿F(xiàn)對(duì)4套慣導(dǎo)組件輸出的48路脈沖信號(hào)模擬,以及8套慣導(dǎo)組件的8路串口數(shù)據(jù)發(fā)送模擬,并完成對(duì)48路脈沖信號(hào)轉(zhuǎn)換為4路串口數(shù)據(jù)輸出。系統(tǒng)能夠長(zhǎng)期穩(wěn)定的運(yùn)行,信號(hào)測(cè)試時(shí)連接簡(jiǎn)單,大大縮短研發(fā)時(shí)間,提高了測(cè)試系統(tǒng)的穩(wěn)定性和精度。系統(tǒng)在模擬慣性導(dǎo)航系統(tǒng)輸出信號(hào)時(shí),保證了輸出信號(hào)的多樣性,具有一定實(shí)用價(jià)值。
【關(guān)鍵詞】：慣導(dǎo)組件 FPGA 脈沖 串口 數(shù)控恒流源
【學(xué)位授予單位】：西安工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN96
【目錄】：

• 摘要3-5
• Abstract5-9
• 1 緒論9-14
• 1.1 慣性導(dǎo)航系統(tǒng)概述9-11
• 1.1.1 慣性導(dǎo)航系統(tǒng)的分類9-10
• 1.1.2 慣性導(dǎo)航系統(tǒng)組件10
• 1.1.3 慣導(dǎo)組件測(cè)試技術(shù)10-11
• 1.1.4 慣導(dǎo)組件輸出的信號(hào)類型11
• 1.2 論文的背景意義與研究的主要內(nèi)容11-12
• 1.2.1 國內(nèi)外研究現(xiàn)狀11
• 1.2.2 論文的背景意義11-12
• 1.2.3 論文研究的主要內(nèi)容12
• 1.3 論文結(jié)構(gòu)安排12-14
• 2 系統(tǒng)設(shè)計(jì)要求及方案14-25
• 2.1 系統(tǒng)設(shè)計(jì)要求14
• 2.2 系統(tǒng)設(shè)計(jì)方案14-24
• 2.2.1 系統(tǒng)硬件設(shè)計(jì)方案15-18
• 2.2.2 FPGA內(nèi)部邏輯設(shè)計(jì)方案18-24
• 2.3 本章小結(jié)24-25
• 3 系統(tǒng)硬件設(shè)計(jì)25-37
• 3.1 48路脈沖信號(hào)的輸出電路設(shè)計(jì)25-27
• 3.2 8路串口發(fā)送電路設(shè)計(jì)27-28
• 3.3 恒流源輸出模塊電路設(shè)計(jì)28-31
• 3.3.1 D/A轉(zhuǎn)換電路設(shè)計(jì)28-29
• 3.3.2 恒流源電路設(shè)計(jì)29-30
• 3.3.3 A/D采樣電路設(shè)計(jì)30-31
• 3.4 FPGA最小系統(tǒng)設(shè)計(jì)31-36
• 3.4.1 FPGA芯片31-32
• 3.4.2 FPGA電源電路32-33
• 3.4.3 時(shí)鐘電路設(shè)計(jì)33
• 3.4.4 下載配置與調(diào)試接口電路設(shè)計(jì)33-35
• 3.4.5 字符型液晶顯示器接口電路設(shè)計(jì)35-36
• 3.5 本章小結(jié)36-37
• 4 FPGA邏輯模塊設(shè)計(jì)37-48
• 4.1 系統(tǒng)功能流程設(shè)計(jì)37-38
• 4.2 DDS脈沖發(fā)生模塊設(shè)計(jì)38-42
• 4.2.1 32位地址計(jì)數(shù)器設(shè)計(jì)40-41
• 4.2.2 地址加法器高位截取模塊41
• 4.2.3 系統(tǒng)ROM表的制作41-42
• 4.3 脈沖測(cè)量模塊程序設(shè)計(jì)42-43
• 4.4 數(shù)控恒流源輸出模塊程序設(shè)計(jì)43-44
• 4.5 8路串口發(fā)送模塊程序設(shè)計(jì)44-46
• 4.5.1 波特率定時(shí)模塊44-45
• 4.5.2 數(shù)據(jù)輸入模塊45
• 4.5.3 發(fā)送控制模塊45-46
• 4.6 脈沖轉(zhuǎn)串口模塊設(shè)計(jì)46
• 4.7 按鍵模塊設(shè)計(jì)46-47
• 4.8 液晶顯示模塊設(shè)計(jì)47-48
• 5 系統(tǒng)調(diào)試及結(jié)果分析48-58
• 5.1 系統(tǒng)搭建與調(diào)試48-52
• 5.1.1 測(cè)試平臺(tái)的搭建49
• 5.1.2 系統(tǒng)調(diào)試49-51
• 5.1.3 問題分析51-52
• 5.2 設(shè)計(jì)驗(yàn)證52-58
• 6 結(jié)論58-61
• 6.1 總結(jié)58
• 6.2 結(jié)論58-59
• 6.3 設(shè)計(jì)的不足以及展望59-61
• 參考文獻(xiàn)61-64
• 攻讀碩士學(xué)位期間發(fā)表的論文64-65
• 致謝65-67

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本文編號(hào)：1113098