多模計(jì)數(shù)器靜電放電損傷的失效分析
本文關(guān)鍵詞:多模計(jì)數(shù)器靜電放電損傷的失效分析 出處:《半導(dǎo)體技術(shù)》2017年10期 論文類(lèi)型:期刊論文
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【摘要】:靜電放電(ESD)損傷會(huì)降低半導(dǎo)體器件和集成電路的可靠性并導(dǎo)致其性能退化。針對(duì)一款國(guó)產(chǎn)2-32型多模計(jì)數(shù)器的失效現(xiàn)象,通過(guò)分析該計(jì)數(shù)器的電路結(jié)構(gòu),利用X射線(xiàn)成像、顯微紅外熱成像、光束感生電阻變化以及鈍化層、金屬化層去除等技術(shù)對(duì)計(jì)數(shù)器進(jìn)行了失效分析,將失效點(diǎn)準(zhǔn)確定位至輸出端口邏輯單元電路的2只晶體管上。分析結(jié)果表明,多模計(jì)數(shù)器的ESD損傷使輸出端口驅(qū)動(dòng)晶體管以及為負(fù)載晶體管提供柵偏置的前級(jí)電路晶體管同時(shí)受損,導(dǎo)致計(jì)數(shù)器端口高、低電平輸出均失效而喪失計(jì)數(shù)功能。對(duì)相關(guān)的失效機(jī)理展開(kāi)了討論,同時(shí)提出了在電路研制和使用過(guò)程中的ESD防護(hù)措施。
[Abstract]:Electrostatic discharge (ESD) damage can reduce the reliability of semiconductor devices and integrated circuits and lead to degradation of their performance. By analyzing the circuit structure of the counter, using X-ray imaging, micro-infrared thermal imaging, beam-induced resistance change, passivation layer and metallization layer removal, the counter failure analysis was carried out. The failure point is accurately located on two transistors in the output port logic unit circuit. The ESD damage of the multimode counter damages both the output port drive transistor and the front circuit transistor which provides gate bias for the load transistor, resulting in the high port of the counter. The failure mechanism of low level output is discussed and the protective measures of ESD in the process of circuit development and use are put forward.
【作者單位】: 中國(guó)電子科技集團(tuán)公司第十三研究所;
【分類(lèi)號(hào)】:O441.1;TH724
【正文快照】: 0引言隨著集成度的不斷提高和特征尺寸的持續(xù)減小,半導(dǎo)體器件和集成電路對(duì)過(guò)電應(yīng)力(electricaloverstress,EOS)越來(lái)越敏感[1]。研究表明,大約40%的半導(dǎo)體器件和集成電路失效均與EOS相關(guān)[2]。其中,靜電放電(electrostatic discharge,ESD)引起的失效又是導(dǎo)致EOS失效的主要原因。
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8 ;2014年全國(guó)失效分析培訓(xùn)班通知[J];理化檢驗(yàn)(物理分冊(cè));2014年05期
9 ;歡迎訂閱2011年《失效分析與預(yù)防》雜志[J];理化檢驗(yàn)(物理分冊(cè));2010年11期
10 ;2013年全國(guó)失效分析培訓(xùn)班通知[J];理化檢驗(yàn)(物理分冊(cè));2013年05期
,本文編號(hào):1413842
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