本文關鍵詞：基于0.18μm CMOS工藝的高速前饋均衡器的設計及數字鎖相環(huán)的研究，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著大數據、云計算、移動互聯(lián)網等技術的興起和發(fā)展,人們對通信系統(tǒng)帶寬的需求日益增加。高速、高可靠性、低成本的數據通信越來越成為國內外的研究熱點。本文研究了高速前饋均衡器的設計,采用0.18μm CMOS工藝設計了工作速率為6.25Gb/s的3抽頭,T/2間隔的FIR前饋均衡器。為了拓展帶寬,設計中采用源極電容衰減電路作為延時單元,并采用延時鎖定環(huán)和負載校準技術,以降低工藝角變化對均衡器性能的影響。該前饋均衡器已經流片并進行了測試,包括焊盤在內的芯片面積為0.67×0.74 mm2。測試結果顯示對于經過18、24以及30英寸PCB信道,碼間干擾嚴重的6.25Gb/s偽隨機序列信號,均衡后眼圖都得到了一定程度的改善,表明本文設計的前饋均衡器能夠減小碼間干擾,改善信號眼圖。本文還研究了應用于高速以太網的全數字鎖相環(huán)的設計。該數字鎖相環(huán)采用半定制和全定制相結合的設計方法,能夠為40GE和100GE的物理編碼子層提供變速箱所需的644.5MHz的時鐘。本文首先通過建立數字控制振蕩器和鑒相器的行為級模型,快速地仿真驗證了全數字鎖相環(huán)的功能。在此基礎上,采用0.18μm CMOS工藝完成了全數字鎖相環(huán)的版圖設計并已提交流片,芯片的版圖面積為0.44×0.44mm2,其中核心面積為0.04mm2。后仿真結果表明,全數字鎖相環(huán)的捕獲范圍為476.7～962.4 MHz,在644.5MHz處的峰峰抖動小于60ps,RMS抖動小于8.31ps,在1.8V的電源電壓下,消耗功耗9.2mW,滿足設計指標。在當前通信系統(tǒng)帶寬不斷增加的趨勢下,本文設計的前饋均衡器對于高速串行鏈路接收機的實現具有重要意義,所研究和設計的全數字鎖相環(huán)對于40GE和100GE物理編碼子層的ASIC實現同樣具有實際應用價值。
【關鍵詞】：前饋均衡器 全數字鎖相環(huán) 延時鎖定環(huán) 負載校準
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN715;TN911.8
【目錄】：

• 摘要4-5
• Abstract5-10
• 第1章 緒論10-16
• 1.1 課題背景10-12
• 1.2 國內外研究現狀12-14
• 1.3 論文主要內容與結構安排14-16
• 第2章 高速串行數據通信16-22
• 2.1 信道的非理想特性16-17
• 2.1.1 趨膚效應16
• 2.1.2 介質損耗16
• 2.1.3 反射16-17
• 2.1.4 串擾17
• 2.1.5 噪聲17
• 2.2 隨機二進制序列的頻譜特性17-18
• 2.3 碼間干擾18-19
• 2.4 均衡原理19-20
• 2.5 均衡器分類20-21
• 2.5.1 發(fā)送端均衡20
• 2.5.2 接收端均衡20-21
• 2.6 本章小結21-22
• 第3章 全數字鎖相環(huán)22-32
• 3.1 全數字鎖相環(huán)概述22-24
• 3.1.1 全數字鎖相環(huán)的結構22-23
• 3.1.2 全數字鎖相環(huán)與電荷泵型鎖相環(huán)的比較23
• 3.1.3 全數字鎖相環(huán)的主要性能參數23-24
• 3.2 全數字鎖相環(huán)中的噪聲24-27
• 3.2.1 器件噪聲24-26
• 3.2.2 電源噪聲26
• 3.2.3 襯底噪聲26-27
• 3.3 振蕩器相位噪聲的時域模型27-30
• 3.3.1 非累積性抖動27-28
• 3.3.2 累積性抖動28-30
• 3.4 本章小結30-32
• 第4章 前饋均衡器的設計與實現32-46
• 4.1 前饋均衡器設計32-35
• 4.1.1 延時線32-34
• 4.1.2 乘法加法器34-35
• 4.2 抗工藝角變化的延時線設計35-38
• 4.2.1 延時鎖定環(huán)35-36
• 4.2.2 負載校準36-38
• 4.3 版圖設計與后仿真38-41
• 4.3.1 前饋均衡器版圖設計要點38
• 4.3.2 版圖設計與后仿真38-41
• 4.4 芯片測試41-44
• 4.4.1 功耗測試42
• 4.4.2 延時測試42-43
• 4.4.3 眼圖測試43-44
• 4.5 本章小結44-46
• 第5章 全數字鎖相環(huán)的設計與實現46-62
• 5.1 全數字鎖相環(huán)設計46-56
• 5.1.1 方案與指標46-47
• 5.1.2 設計流程47-48
• 5.1.3 數字控制振蕩器設計48-50
• 5.1.4 鑒相器設計50
• 5.1.5 分頻器設計50-51
• 5.1.6 鑒頻鑒相控制器設計51-54
• 5.1.7 鑒相過程的穩(wěn)定性分析54-55
• 5.1.8 全數字鎖相環(huán)功能驗證55-56
• 5.2 版圖設計與后仿56-60
• 5.2.1 全數字鎖相環(huán)版圖設計要點56-57
• 5.2.2 版圖設計57
• 5.2.3 后仿真57-60
• 5.3 測試方案60
• 5.4 本章小結60-62
• 第6章 總結與展望62-64
• 致謝64-66
• 參考文獻66-68
• 作者攻讀碩士學位期間發(fā)表的論文68

【相似文獻】

中國期刊全文數據庫 前10條

1 ;最小的核磁共振設備 采用CMOS工藝使體積縮小為1/40，重量減輕為1/60[J];電子設計應用;2008年05期

2 李波;呂堅;蔣亞東;;一種基于0.5μmCMOS工藝的補償型電流控制振蕩器設計[J];電子器件;2009年01期

3 陳裕權;;采用CMOS工藝的24GHz全集成功放[J];半導體信息;2006年01期

4 徐靜萍;;基于CMOS工藝的高精度過溫保護電路的設計[J];西安郵電學院學報;2006年05期

5 劉奎偉,韓鄭生,錢鶴,陳則瑞,于洋,饒競時,仙文嶺;兼容標準CMOS工藝的高壓器件設計與模擬[J];半導體學報;2003年07期

6 陳弘達,孫增輝,毛陸虹,崔增文,高鵬,陳永權,申榮鉉;與CMOS工藝兼容的硅基光發(fā)射器件研究進展[J];光電子·激光;2003年03期

7 張鵬南;;基于CMOS工藝時鐘產生電路的設計[J];煤炭技術;2010年03期

8 張俊安;陳良;楊毓軍;張瑞濤;王友華;余金山;;一種基于0.18μm CMOS工藝的上電復位電路[J];微電子學;2012年02期

9 P.S.Winokur ,郭樹田;抗輻照硅柵CMOS工藝的最佳條件及控制[J];微電子學;1986年05期

10 王清華;LSI展示下一代0.25微米CMOS工藝[J];世界電子元器件;1997年06期

中國重要會議論文全文數據庫 前1條

1 代文亮;李征帆;;基于CMOS工藝芯片互連線的全電荷格林函數法分析與測試[A];2003'全國微波毫米波會議論文集[C];2003年

中國重要報紙全文數據庫 前1條

1 ;光通信芯片將趨向于采用CMOS工藝[N];中國電子報;2009年

中國博士學位論文全文數據庫 前3條

1 余振興;CMOS工藝毫米波低噪放和混頻器的研究與設計[D];東南大學;2015年

2 陳波;基于CMOS工藝的毫米波發(fā)射機芯片設計[D];華東師范大學;2016年

3 姜玉稀;深亞微米CMOS工藝下全芯片ESD設計與仿真的研究[D];上海大學;2011年

中國碩士學位論文全文數據庫 前10條

1 孫建偉;基于CMOS工藝的低壓差線性穩(wěn)壓器的研究與設計[D];北京理工大學;2016年

2 柳衛(wèi)天;基于CMOS工藝的太赫茲成像芯片研究[D];東南大學;2016年

3 吳笑;0.18μm CMOS工藝的6.25Gb/s自適應判決反饋均衡器的研究與設計[D];東南大學;2015年

4 賀永勝;基于0.18μm CMOS工藝的高速前饋均衡器的設計及數字鎖相環(huán)的研究[D];東南大學;2015年

5 龍暉;基于CMOS工藝的鎖相環(huán)頻率合成器設計[D];湖南大學;2007年

6 李偉光;基于CMOS工藝的低壓差線性穩(wěn)壓器研究[D];西安科技大學;2009年

7 顧今龍;標準數字CMOS工藝下視頻模擬前端IP核的設計[D];復旦大學;2009年

8 黃鵬;基于CMOS工藝的變壓器耦合毫米波功率放大器芯片設計[D];電子科技大學;2014年

9 萬求真;基于0.18μm CMOS工藝的高性能上混頻器設計[D];湖南大學;2010年

10 吳學祥;基于CMOS工藝的低功耗脈沖型觸發(fā)器設計[D];浙江大學;2012年

  本文關鍵詞：基于0.18μm CMOS工藝的高速前饋均衡器的設計及數字鎖相環(huán)的研究，，由筆耕文化傳播整理發(fā)布。

本文編號：457980