發(fā)布時(shí)間：2021-12-10 21:42

　　基于FPGA和DSP芯片相結(jié)合的方式,設(shè)計(jì)了一種基于高性能數(shù)字信號(hào)處理器的雷達(dá)回波信號(hào)處理系統(tǒng)。該系統(tǒng)通過(guò)對(duì)雷達(dá)的回波信號(hào)進(jìn)行實(shí)時(shí)計(jì)算以得出被測(cè)物的實(shí)際距離。系統(tǒng)結(jié)合了FPGA和DSP兩種芯片各自的優(yōu)勢(shì),極大地提高了系統(tǒng)數(shù)據(jù)處理的能力,以實(shí)現(xiàn)實(shí)時(shí)準(zhǔn)確的物位測(cè)量。 

【文章來(lái)源】：自動(dòng)化應(yīng)用. 2020,(08)

【文章頁(yè)數(shù)】：3 頁(yè)

【部分圖文】：

系統(tǒng)的原理框圖

FPGA具有極快的運(yùn)算速度，IO延時(shí)小，因其處理數(shù)據(jù)是通過(guò)硬件來(lái)實(shí)現(xiàn)的。但是由于FPGA自身構(gòu)成的特點(diǎn)，F(xiàn)PGA在做混合運(yùn)算、大量的復(fù)雜運(yùn)算以及浮點(diǎn)運(yùn)算時(shí)，與DSP比較卻相形見(jiàn)絀。為充分利用DSP在軟件編程上的高靈活性和FPGA在硬件編程上的高效形，本設(shè)計(jì)將兩種方式結(jié)合，實(shí)現(xiàn)優(yōu)勢(shì)互補(bǔ)。FPGA在系統(tǒng)中的主要作用是打包數(shù)采數(shù)據(jù)形成幀格式，產(chǎn)生系統(tǒng)全部時(shí)序以及控制邏輯。設(shè)計(jì)中所有的時(shí)序和控制邏輯統(tǒng)一由FPGA產(chǎn)生，讀取數(shù)據(jù)波形并發(fā)送至DAC進(jìn)行轉(zhuǎn)換，然后利用鋸齒波調(diào)制電壓來(lái)控制VCO的電壓調(diào)制端口，使得VCO輸出頻率為24.2～25.2GHz的線性調(diào)頻信號(hào)[2]。系統(tǒng)中對(duì)于采集到的數(shù)據(jù)的存儲(chǔ)、處理和系統(tǒng)工作時(shí)序，均由FPGA來(lái)完成。在小型高速數(shù)采系統(tǒng)中，利用FPGA的強(qiáng)大緩存功能以及更簡(jiǎn)化的布線，可以使得整個(gè)電路系統(tǒng)模塊清晰、簡(jiǎn)化、高效。FPGA模塊的結(jié)構(gòu)框圖如圖2所示。數(shù)模采樣結(jié)束后，數(shù)據(jù)經(jīng)鎖存器鎖存，F(xiàn)IFO對(duì)其進(jìn)行緩存輸出。仿真工具選擇ISE自帶的仿真軟件，設(shè)置輸入輸出信號(hào)，完成仿真如圖3所示。

該系統(tǒng)的實(shí)時(shí)控制主要由DSP來(lái)完成。為了使信號(hào)處理速度進(jìn)一步提升，應(yīng)對(duì)程序進(jìn)行進(jìn)一步優(yōu)化。選擇DSP作為主控芯片時(shí)需要充分考慮運(yùn)算速率和總線位寬的需求。DSP的標(biāo)準(zhǔn)工作流程是，首先初始化，在收到觸發(fā)信號(hào)后，數(shù)據(jù)采集模塊開(kāi)始工作，然后進(jìn)入等待狀態(tài)。此時(shí)FPGA開(kāi)始數(shù)據(jù)采集，當(dāng)FIFO寫(xiě)滿后，DSP接收到FIFO full中斷信號(hào)，停止FIFO寫(xiě)入，同時(shí)DSP開(kāi)始讀取FIFO中的數(shù)據(jù)，并對(duì)讀取數(shù)據(jù)進(jìn)行計(jì)算處理。4 數(shù)據(jù)處理

【參考文獻(xiàn)】：
期刊論文
[1]一種基于IP Core實(shí)現(xiàn)FFT變換的新方法[J]. 陳智,王貴鋒,柳鶯.  自動(dòng)化與儀器儀表. 2012(02)
[2]基于IP核的FPGA FFT算法模塊的設(shè)計(jì)與實(shí)現(xiàn)[J]. 竇秀梅,趙振綱.  無(wú)線電工程. 2008(08)



本文編號(hào)：3533442