本文關(guān)鍵詞：LTE系統(tǒng)同步的低功耗FPGA實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：LTE(長(zhǎng)期演進(jìn))作為3G向4G演進(jìn)的主流技術(shù)已得到了越來(lái)越大的關(guān)注,其相關(guān)產(chǎn)業(yè)也迎來(lái)了新的時(shí)代。在LTE系統(tǒng)中,同步技術(shù)是接收終端正確恢復(fù)基站數(shù)據(jù)的重要手段。本文對(duì)LTE系統(tǒng)同步技術(shù)進(jìn)行了深入研究,對(duì)現(xiàn)有同步檢測(cè)算法在硬件實(shí)現(xiàn)上的復(fù)雜度和性能提出改進(jìn)。采用分段時(shí)域相關(guān)算法對(duì)LTE系統(tǒng)下行主同步信號(hào)(PSS)、輔同步信號(hào)(SSS)進(jìn)行滑動(dòng)相關(guān)檢測(cè),并設(shè)計(jì)FFT模塊來(lái)完成同步信號(hào)在時(shí)-頻域間的變換。本設(shè)計(jì)利用Xilinx公司的Virtex7系列FPGA芯片來(lái)搭建硬件平臺(tái),首先找到主同步信號(hào)所在OFDM中的起止位置,再依據(jù)CP類型確定輔同步信號(hào)位置,最后快速準(zhǔn)確的識(shí)別出小區(qū)ID,實(shí)現(xiàn)UE與基站間的時(shí)頻同步。同步算法在硬件中的實(shí)現(xiàn)采用Verilog HDL進(jìn)行建模。功能仿真、邏輯綜合、RTL級(jí)實(shí)現(xiàn)均由Xilinx軟件工具ISE完成。通過(guò)改進(jìn)同步算法和優(yōu)化Verilog代碼的編寫以減少FPGA上的資源占用,從而有效降低終端芯片的功耗。最后,利用Matlab和ChipScope對(duì)同步系統(tǒng)進(jìn)行聯(lián)合仿真和板極信號(hào)抓取,并對(duì)比軟件仿真與硬件實(shí)現(xiàn)結(jié)果。結(jié)果表明,本課題順利的實(shí)現(xiàn)了LTE系統(tǒng)的同步任務(wù)與資源優(yōu)化,同時(shí)降低了硬件實(shí)現(xiàn)上的復(fù)雜度和功耗。
【關(guān)鍵詞】：LTE 同步 相關(guān)檢測(cè) FFT FPGA
【學(xué)位授予單位】：黑龍江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN929.5

  本文關(guān)鍵詞：LTE系統(tǒng)同步的低功耗FPGA實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

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本文編號(hào)：342862