本文關(guān)鍵詞：基于FPGA的偽碼調(diào)相引信信號(hào)處理技術(shù)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著時(shí)代的發(fā)展,無(wú)線電引信技術(shù)也在不斷的變化,連續(xù)波偽碼調(diào)相技術(shù)就是時(shí)下流行的無(wú)線電引信技術(shù)之一,為了高速、高效完成引信設(shè)計(jì),現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)技術(shù)逐漸走進(jìn)了無(wú)線電引信設(shè)計(jì)中。FPGA技術(shù)以速率快,資源整合度高以及可擦除特性在無(wú)線電引信中脫穎而出。因此,本文把FPGA技術(shù)應(yīng)用到連續(xù)波偽碼調(diào)相引信中,論文主要工作如下：(1)本文從連續(xù)波偽碼調(diào)相引信信號(hào)處理技術(shù)理論出發(fā),先對(duì)整體信號(hào)處理部分的參數(shù)和公式進(jìn)行充分理解,然后按照課題的要求,結(jié)合引信理論對(duì)整體系統(tǒng)參數(shù)進(jìn)行合理設(shè)定。接著利用MATLAB-simulink仿真工具,在理論上對(duì)連續(xù)波偽碼調(diào)相引信信號(hào)處理部分算法進(jìn)行可行性仿真設(shè)計(jì)。并且從實(shí)際信號(hào)出發(fā),分析了不同情況下信號(hào)處理結(jié)果的異同。(2)根據(jù)理論部分的仿真結(jié)果和設(shè)定參數(shù),運(yùn)用Verilog HDL硬件語(yǔ)言在FPGA芯片上對(duì)連續(xù)波偽碼調(diào)相引信信號(hào)處理系統(tǒng)進(jìn)行實(shí)現(xiàn)。根據(jù)初始的輸入信號(hào),合理的規(guī)劃整個(gè)信號(hào)處理系統(tǒng)實(shí)現(xiàn)的步驟和流程,確定了前端處理、測(cè)速、定距、峰值判別的實(shí)現(xiàn)方案,并對(duì)整個(gè)FPGA程序進(jìn)行設(shè)計(jì)優(yōu)化。(3)按照系統(tǒng)理論要求,結(jié)合選題方案,詳細(xì)選擇合適的電路芯片并深入設(shè)計(jì),最終完成整板PCB電路系統(tǒng)設(shè)計(jì)。最后,聯(lián)系理論一-FPGA程序一一硬件調(diào)試三部分結(jié)果加以總結(jié)對(duì)比,結(jié)果達(dá)到了選題設(shè)定的標(biāo)準(zhǔn)。末尾對(duì)整體設(shè)計(jì)進(jìn)行階段性總結(jié),并對(duì)現(xiàn)階段不足的地方進(jìn)行規(guī)劃,提出可展望的改進(jìn)方案。
【關(guān)鍵詞】：偽碼調(diào)相引信 信號(hào)處理 MATLAB-simulink FPGA
【學(xué)位授予單位】：南京理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TJ430;TN911.7
【目錄】：

• 摘要3-4
• Abstract4-7
• 1 緒論7-11
• 1.1 選題背景7-9
• 1.2 連續(xù)波偽隨機(jī)碼調(diào)相引信體制現(xiàn)狀9-10
• 1.3 論文工作和各章的主要內(nèi)容10-11
• 2 偽隨機(jī)碼調(diào)相信號(hào)處理理論11-20
• 2.1 連續(xù)波偽隨機(jī)碼調(diào)相體制信號(hào)處理理論11-18
• 2.1.1 偽隨機(jī)碼調(diào)相信號(hào)基礎(chǔ)理論11-13
• 2.1.2 偽隨機(jī)碼調(diào)相信號(hào)處理系統(tǒng)分析13-15
• 2.1.3 偽隨機(jī)碼調(diào)相引信性能分析15-17
• 2.1.4 偽隨機(jī)碼參數(shù)設(shè)定17-18
• 2.2 偽隨機(jī)碼調(diào)相信號(hào)處理整體設(shè)計(jì)18-20
• 2.2.1 連續(xù)波偽隨機(jī)碼調(diào)相信號(hào)處理流程圖18-20
• 3 偽隨機(jī)碼調(diào)相信號(hào)處理——MATLAB仿真設(shè)計(jì)20-28
• 3.1 MATLAB--simulink信號(hào)處理設(shè)計(jì)系統(tǒng)20
• 3.2 Simulink信號(hào)處理部分實(shí)現(xiàn)20-27
• 3.3 遇到的問(wèn)題27-28
• 4 偽隨機(jī)碼調(diào)相信號(hào)處理——FPGA硬件邏輯設(shè)計(jì)28-49
• 4.1 FPGA開(kāi)發(fā)設(shè)計(jì)套件28-31
• 4.1.1 Xilinx Design Tool28-29
• 4.1.2 硬件仿真第三方EDA仿真工具—Modelsim29-30
• 4.1.3 verilog HDL硬件語(yǔ)言30-31
• 4.2 偽碼調(diào)相信號(hào)處理系統(tǒng)的邏輯設(shè)計(jì)31-46
• 4.2.1 整體設(shè)計(jì)與前端處理31-35
• 4.2.2 定距35-42
• 4.2.3 測(cè)速42-46
• 4.3 設(shè)計(jì)中遇到的問(wèn)題46-49
• 4.3.1 資源的利用率46-47
• 4.3.2 時(shí)序、約束分析與RTL設(shè)計(jì)圖47-48
• 4.3.3 結(jié)果和分析和處理48-49
• 5 偽隨機(jī)碼調(diào)相信號(hào)處理——電路與PCB設(shè)計(jì)49-59
• 5.1 Cadence PCB硬件設(shè)計(jì)環(huán)境49-50
• 5.2 信號(hào)處理PCB設(shè)計(jì)流程50-57
• 5.2.1 原理圖的設(shè)計(jì)50-53
• 5.2.2 PCB設(shè)計(jì)53-57
• 5.3 遇到的問(wèn)題和處理辦法57-59
• 6 偽隨機(jī)碼調(diào)相信號(hào)處理系統(tǒng)測(cè)試與結(jié)果分析59-64
• 總結(jié)和展望64-65
• 致謝65-66
• 參考文獻(xiàn)66-68

【參考文獻(xiàn)】

中國(guó)博士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

1 張淑寧;偽碼調(diào)相引信抗典型干擾的信號(hào)處理方法研究[D];南京理工大學(xué);2006年

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前2條

1 袁志;偽碼調(diào)相測(cè)距技術(shù)[D];南京理工大學(xué);2007年

2 李鑫;諧波比較式調(diào)頻多普勒引信信號(hào)處理技術(shù)[D];南京理工大學(xué);2009年

  本文關(guān)鍵詞：基于FPGA的偽碼調(diào)相引信信號(hào)處理技術(shù)，，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：333832