近年來隨著移動通信的發(fā)展,5G的相關技術指標也在逐步研究、完善中。在未來5G網(wǎng)絡中,為實現(xiàn)網(wǎng)絡的高速接入,天線端將采用大規(guī)模天線技術（Massive MIMO）的方式陣列,此時基帶處理單元（Building Base band Unit,BBU）與射頻拉遠單元（Radio Remote Unit,RRU）之間的數(shù)據(jù)傳輸若仍采用過去的單路通用公共無線電接口（Common Public Radio Interface,CPRI）,則無法滿足龐大數(shù)據(jù)量與傳輸速率的需求。基于此,本文采用多路CPRI接口,通過多路光纖連接使用FPGA模擬的BBU發(fā)送端與RRU接收端,整體模擬基站的數(shù)據(jù)傳輸以滿足未來需求。本文采用FPGA、GTX高速收發(fā)器、CPRI協(xié)議等設備及接口協(xié)議,設計了一種模擬基站基帶傳輸?shù)恼`碼率測試方案。首先選用相應開發(fā)板及芯片,針對基站中BBU側發(fā)射端,選用遞增數(shù)和偽隨機信號做BBU側的源數(shù)據(jù),并對CPRI組幀模塊、GTX發(fā)送模塊以及時鐘生成模塊進行了設計和整體的硬件實現(xiàn)與調試,驗證了9.8Gbps線速率下CPRI發(fā)送端實現(xiàn)的可能性并保證了時鐘精度控制在合理的抖動范圍之內(nèi)。然后針對基站... 

【文章來源】：哈爾濱工程大學黑龍江省 211工程院校

【文章頁數(shù)】：76 頁

【學位級別】：碩士

【部分圖文】：

遞增數(shù)源硬件實現(xiàn)圖

圖 3.8 PRBS7 啟動時序圖此時得到的串行數(shù)據(jù)并不能直接發(fā)到 I 路或 Q 路，原因在于 I 路和 Q 路均是并行 15位的數(shù)據(jù)，因此需要進行串并轉換操作，使得串行數(shù)據(jù) prbs_out 經(jīng)變換后可以發(fā)送到 I路與 Q 路，串并轉換硬件實現(xiàn)如圖 3.9 所示。圖 3.9 串并轉換硬件實現(xiàn)圖中 clk_15x 為并行序列的時鐘，同時也為 IQ 序列的采樣時鐘，其時鐘頻率為30.72MHz。而 clk 為串行序列的時鐘，這里設置時鐘頻率為 460.8MHz(30.72MHz 的 15

第 3 章 BBU 源發(fā)射端的實現(xiàn)串行數(shù)據(jù) prbs_out。圖 3.8 PRBS7 啟動時序圖此時得到的串行數(shù)據(jù)并不能直接發(fā)到 I 路或 Q 路，原因在于 I 路和 Q 路均是并行 15位的數(shù)據(jù)，因此需要進行串并轉換操作，使得串行數(shù)據(jù) prbs_out 經(jīng)變換后可以發(fā)送到 I路與 Q 路，串并轉換硬件實現(xiàn)如圖 3.9 所示。

【參考文獻】：
期刊論文
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碩士論文
[1]基于CPRI協(xié)議的FPGA高速數(shù)據(jù)接口模塊設計與實現(xiàn)[D]. 王艷秋.北京郵電大學 2014
[2]CPRI接口模塊的硬件設計與實現(xiàn)[D]. 張國強.北京郵電大學 2014
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本文編號：3301248