低功耗ECG信號處理平臺關鍵技術研究
發(fā)布時間:2017-04-10 17:02
本文關鍵詞:低功耗ECG信號處理平臺關鍵技術研究,由筆耕文化傳播整理發(fā)布。
【摘要】:隨著社會經濟發(fā)展和人們健康意識的提高,傳統(tǒng)醫(yī)療設備已經不能滿足人們對便攜性日益增長的需求,便攜式可穿戴健康醫(yī)療設備成為新的研究熱點,實時、無創(chuàng)的監(jiān)測使用者的生理參數對設備的功耗和體積都提出了更高要求。本文選擇了心電信號作為研究對象,通過對ECG信號進行去噪、關鍵點信息提取等一系列操作達到對ECG信號進行數據壓縮的目的,進而降低了射頻模塊的數據發(fā)送量,最終達到降低系統(tǒng)功耗的目的。本文通過對ECG信號的特點進行分析,提出了完整的解決方案。算法方面:基于小波的閾值收縮去噪算法用于去除運動偽跡和肌電干擾,并配合雙二階IIR濾波器去除工頻干擾,通過去除第八層低頻小波系數去除基線漂移。經驗證算法在有效地消除了心電信號中的噪聲的同時,較好地保護了心電信號中的特征點。動態(tài)極值對QRS波群檢測算法通過SWT對ECG信號進行4層小波分解進行特征點提取,同時加入基于不應期的錯檢漏檢算法,在保證算法可靠性的前提下降低了運算復雜度,其中R峰檢測率接近100%。硬件實現方面:采用中科院微電子研究所提出的可編程可配置處理器硬件平臺架構實現,以可配置處理算子完成信號處理算法中計算密集度高的共性操作,以可編程的ARM Cortex M0處理器內核完成相對不規(guī)則的運算,任務調度與控制、功能擴展和算法升級,從而達到極低功耗和高靈活性的最優(yōu)化折中。同時采用了門控時鐘、存儲器數據復用等低功耗設計方法來降低系統(tǒng)功耗。邏輯功能通過驗證,已采用SMIC130工藝完成了后端設計和版圖實現。
【關鍵詞】:心電信號 可穿戴 低功耗 可配置 小波閾值收縮
【學位授予單位】:西安電子科技大學
【學位級別】:碩士
【學位授予年份】:2015
【分類號】:TN911.7
【目錄】:
- 摘要5-6
- ABSTRACT6-11
- 符號對照表11-12
- 縮略語對照表12-16
- 第一章 緒論16-22
- 1.1 研究目的及意義16-17
- 1.2 心電信號的特點17-18
- 1.2.1 心電信號包含主要信息17
- 1.2.2 心電信號包含的主要噪聲17-18
- 1.3 國內外研究現狀18-19
- 1.4 本文的探索及解決方案19-21
- 1.4.1 低功耗架構的探索19-20
- 1.4.2 本文的解決方案及工作目標20-21
- 1.5 本文章節(jié)安排21-22
- 第二章 小波基礎知識簡介22-32
- 2.1 引言22
- 2.2 從傅里葉變換到小波變換22-24
- 2.3 小波變換的定義24-25
- 2.4 多分辨率分析與Mallat算法25-26
- 2.5 多孔算法26-27
- 2.6 小波邊界問題27-29
- 2.6.1 小波邊界問題的產生27-28
- 2.6.2 邊界延拓方法簡介28-29
- 2.7 本章總結29-32
- 第三章 ECG去噪算法的研究32-50
- 3.1 引言32
- 3.2 噪聲模型的建立32-34
- 3.2.1 心電信號的選擇32
- 3.2.2 去噪效果的評價標準32-33
- 3.2.3 噪聲模型的建立33-34
- 3.3 小波基的選擇34-35
- 3.4 小波分解級數的確定35-37
- 3.5 閾值與閾值收縮函數37-42
- 3.5.1 收縮函數37-39
- 3.5.2 小波閾值的選擇39-42
- 3.6 實例信號模型的消噪42-48
- 3.6.1 工頻干擾的消除42-44
- 3.6.2 肌電噪聲的消除44-45
- 3.6.3 基線漂移的消除45-46
- 3.6.4 運動偽跡的消除46-47
- 3.6.5 混合噪聲信號的去噪47-48
- 3.7 本章總結48-50
- 第四章 基于小波的心電信號特征提取算法的研究50-60
- 4.1 引言50
- 4.2 基于小波變換的奇異點檢測原理50-51
- 4.3 R峰的檢測算法51-55
- 4.3.1 R峰的初步定位算法51-52
- 4.3.2 偏移校正52-53
- 4.3.3 基于不應期的R峰的錯檢漏檢算法53-55
- 4.4 QS波群的檢測算法55-57
- 4.5 PT波群檢測的探索57-58
- 4.6 低功耗算法優(yōu)化58
- 4.7 QRS波群檢測算法檢測結果的驗證58-59
- 4.8 本章總結59-60
- 第五章 關鍵模塊硬件實現60-88
- 5.1 引言60
- 5.2 低功耗電路設計的基礎原理60-61
- 5.2.1 時鐘門控技術60-61
- 5.2.2 降低存儲器功耗61
- 5.3 總體架構61-62
- 5.4 ARM Cortex M0平臺簡介62-66
- 5.4.1 ARM Cortex M0平臺架構簡介63-64
- 5.4.2 CM0尋址模式簡介64
- 5.4.3 電源管理策略64-66
- 5.5 RCP加速算子的設計66-82
- 5.5.1 可配置SWT算子設計66-71
- 5.5.2 可配置biquad濾波器算子設計71-74
- 5.5.3 可配置DWT算子設計74-79
- 5.5.4 共享存儲器79-80
- 5.5.5 基于環(huán)形存儲器的數據緩存設計80-82
- 5.6 測試與驗證82-85
- 5.6.1 RTL功能仿真82-84
- 5.6.2 實時算法仿真平臺84-85
- 5.7 ASIC設計實現85-87
- 5.8 本章總結87-88
- 第六章 總結與展望88-90
- 6.1 研究工作總結88
- 6.2 后續(xù)工作展望88-90
- 參考文獻90-96
- 致謝96-98
- 作者簡介98-99
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6 黃,
本文編號:297142
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