發(fā)布時(shí)間：2020-08-11 09:20

【摘要】：鎖相環(huán)(Phase Locked Loop,PLL)在模擬與數(shù)字通信系統(tǒng)中已成為不可缺少的基本電路,廣泛應(yīng)用在高速通信系統(tǒng)和系統(tǒng)芯片(System on Chip,SoC)等領(lǐng)域,由此,PLL的測(cè)試變得尤為重要。依靠測(cè)試儀器的傳統(tǒng)PLL測(cè)試方案測(cè)試成本高、測(cè)量精度低,無(wú)法滿足大規(guī)模測(cè)試需求。基于內(nèi)建自測(cè)試(Built-in Self-test,BIST)的PLL測(cè)量技術(shù)應(yīng)運(yùn)而生,能夠很好的解決這些問(wèn)題。而抖動(dòng)是片上時(shí)鐘最重要的時(shí)鐘參數(shù),在各種時(shí)鐘特性中,對(duì)抖動(dòng)的測(cè)量是用來(lái)評(píng)估時(shí)鐘特性中最有效的一種,高精度抖動(dòng)測(cè)量電路成為目前PLL測(cè)試領(lǐng)域的研究熱點(diǎn)。本文在綜述了PLL、抖動(dòng)和高精度抖動(dòng)測(cè)量電路三個(gè)部分的基礎(chǔ)上,針對(duì)目前欠采樣電路存在的抖動(dòng)提取方式精度低和測(cè)量誤差大等缺陷,設(shè)計(jì)了一款基于邊沿對(duì)齊的抖動(dòng)提取技術(shù),以跳變過(guò)渡區(qū)的邊沿位代替實(shí)際邊沿位,實(shí)現(xiàn)高精度抖動(dòng)測(cè)量的目的。同時(shí)針對(duì)傳統(tǒng)抖動(dòng)測(cè)量方案測(cè)量成分單一的問(wèn)題,將邊沿對(duì)齊的思想運(yùn)用到周期抖動(dòng)和長(zhǎng)周期抖動(dòng)的測(cè)量中,提出了一款高精度抖動(dòng)測(cè)量電路。該電路在周期抖動(dòng)測(cè)量模式下,將采樣輸出信號(hào)中的不穩(wěn)定跳變過(guò)渡區(qū)按照其邊沿位對(duì)齊,得到被測(cè)信號(hào)的周期抖動(dòng)的抖動(dòng)值;在長(zhǎng)周期抖動(dòng)測(cè)量模式下,采用插值采樣器,增加采樣點(diǎn)提高采樣率,同時(shí)測(cè)量計(jì)數(shù)器提供一個(gè)固定周期,將采樣輸出信號(hào)中的跳變過(guò)渡區(qū)邊沿和固定周期信號(hào)邊沿對(duì)齊并分析處理,得到被測(cè)信號(hào)長(zhǎng)周期抖動(dòng)的抖動(dòng)值。兩種測(cè)量模式復(fù)用采樣和統(tǒng)計(jì)處理等部分電路,在沒(méi)有過(guò)多硬件開銷的前提下,能夠?qū)崿F(xiàn)多種抖動(dòng)類型的測(cè)量。針對(duì)本文提出的高精度抖動(dòng)測(cè)量電路,通過(guò)標(biāo)準(zhǔn)數(shù)字設(shè)計(jì)流程,使用SMIC 40nm LL工藝庫(kù),實(shí)現(xiàn)測(cè)量電路的前后端設(shè)計(jì)。前仿真驗(yàn)證了電路功能的正確性,后仿真分析了測(cè)量分辨率、待測(cè)時(shí)鐘頻率和抖動(dòng)值對(duì)測(cè)量精度的影響。仿真結(jié)果表明:針對(duì)多組測(cè)試數(shù)據(jù),周期抖動(dòng)測(cè)量平均誤差是2.81%,長(zhǎng)周期抖動(dòng)測(cè)量的平均誤差是3.67%。面積為2448um~2,功耗為0.37mW,滿足設(shè)計(jì)需求。
【學(xué)位授予單位】：南京郵電大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN911.8
【圖文】：

碩士研究生學(xué)位論文 第四章 高精度鎖相環(huán)抖動(dòng)測(cè)量高良品率等布線的優(yōu)化工作則是衡量布線質(zhì)量的重：形式驗(yàn)證用來(lái)驗(yàn)證在電路實(shí)現(xiàn)過(guò)程中，設(shè)計(jì)邏輯和使用 Synopsys 公司的 Formality 工具驗(yàn)證，對(duì)綜合后級(jí)網(wǎng)表進(jìn)行驗(yàn)證，仿真結(jié)果顯示電路邏輯均等價(jià)。系列后端流程，包括時(shí)序分析、物理實(shí)現(xiàn)和物理驗(yàn)積為 50.21x49.48μm2，功耗 0.37mW。由于電路本身 分析如下：建立時(shí)間裕量 53.49ps（最差工作條件下下），因此電路的時(shí)序能夠滿足要求。

（b）放大后跳變過(guò)渡區(qū)圖 4.3 采樣電路仿真波形提取電路仿真波形如圖 4.4 所示。從中可以清晰的看出抖動(dòng)提取控制器對(duì)不穩(wěn)定跳變位的邊沿位選取處理，同時(shí)可以看出控制器對(duì)溢出位的處理。穩(wěn)定 0 狀態(tài)既是初始狀態(tài)，也是等待狀態(tài)。當(dāng)采樣輸出信號(hào) Q 出現(xiàn)第一個(gè) 0-1 跳變時(shí)，計(jì)數(shù)器 B 和計(jì)數(shù)器 A 結(jié)束復(fù)位，相繼開始計(jì)數(shù)。跳變區(qū)邊沿位信號(hào) CDF_en 在第一個(gè) 0-1 跳變處拉高。當(dāng)計(jì)數(shù)器 B 和計(jì)數(shù)器 A 的計(jì)數(shù)值均滿 64 時(shí)，結(jié)束計(jì)數(shù)，電路進(jìn)入從穩(wěn)定 1 狀態(tài)。當(dāng)電路檢測(cè)到第一個(gè) 1-0 跳變位時(shí)，計(jì)數(shù)器 B 開始計(jì)數(shù)，計(jì)數(shù)器 B 計(jì)數(shù)滿 64 后，計(jì)數(shù)器 A 開始計(jì)數(shù)，計(jì)數(shù)器 A 計(jì)數(shù)滿 64 后結(jié)束計(jì)數(shù)，電路進(jìn)入穩(wěn)定 0 狀態(tài)。此時(shí)，若是在計(jì)數(shù)器 A 計(jì)數(shù)范圍內(nèi)檢測(cè)到跳變位，則 CDF_en在計(jì)數(shù)器 A 的邊沿拉高，否則在計(jì)數(shù)器 B 的邊沿拉高，如圖中虛線部分所示。

（b）放大后跳變過(guò)渡區(qū)圖 4.3 采樣電路仿真波形提取電路仿真波形如圖 4.4 所示。從中可以清晰的看出抖動(dòng)提取控制器對(duì)不穩(wěn)定跳變位的邊沿位選取處理，同時(shí)可以看出控制器對(duì)溢出位的處理。穩(wěn)定 0 狀態(tài)既是初始狀態(tài)，也是等待狀態(tài)。當(dāng)采樣輸出信號(hào) Q 出現(xiàn)第一個(gè) 0-1 跳變時(shí)，計(jì)數(shù)器 B 和計(jì)數(shù)器 A 結(jié)束復(fù)位，相繼開始計(jì)數(shù)。跳變區(qū)邊沿位信號(hào) CDF_en 在第一個(gè) 0-1 跳變處拉高。當(dāng)計(jì)數(shù)器 B 和計(jì)數(shù)器 A 的計(jì)數(shù)值均滿 64 時(shí)，結(jié)束計(jì)數(shù)，電路進(jìn)入從穩(wěn)定 1 狀態(tài)。當(dāng)電路檢測(cè)到第一個(gè) 1-0 跳變位時(shí)，計(jì)數(shù)器 B 開始計(jì)數(shù)，計(jì)數(shù)器 B 計(jì)數(shù)滿 64 后，計(jì)數(shù)器 A 開始計(jì)數(shù)，計(jì)數(shù)器 A 計(jì)數(shù)滿 64 后結(jié)束計(jì)數(shù)，電路進(jìn)入穩(wěn)定 0 狀態(tài)。此時(shí)，若是在計(jì)數(shù)器 A 計(jì)數(shù)范圍內(nèi)檢測(cè)到跳變位，則 CDF_en在計(jì)數(shù)器 A 的邊沿拉高，否則在計(jì)數(shù)器 B 的邊沿拉高，如圖中虛線部分所示。

【參考文獻(xiàn)】

相關(guān)期刊論文 前1條

1 吳秀龍;吉新春;吳建輝;;數(shù)字電視調(diào)諧器中鎖相環(huán)鎖定時(shí)間的計(jì)算[J];微電子學(xué);2010年02期

相關(guān)碩士學(xué)位論文 前2條

1 許浩博;高精度片上抖動(dòng)測(cè)量電路設(shè)計(jì)[D];東南大學(xué);2016年

2 闕詩(shī)璇;鎖相環(huán)內(nèi)建參數(shù)測(cè)量電路設(shè)計(jì)[D];東南大學(xué);2015年

本文編號(hào)：2788889