【摘要】：鎖相環(huán)(Phased Locked Loop,PLL)是一種能夠高效地對一定頻率的信號的相位進行跟蹤的負反饋控制閉環(huán)系統(tǒng)。近些年來,隨著數(shù)字電路的迅猛發(fā)展,數(shù)字鎖相環(huán)電路作為其中的重要組成部分得到了快速的發(fā)展和廣泛的應(yīng)用。相比于傳統(tǒng)模擬鎖相環(huán),數(shù)字鎖相環(huán)有更快的鎖定時間、更好的穩(wěn)定性、更佳的抗干擾能力以及易于移植。因此本文通過研究全數(shù)字鎖相環(huán)的相關(guān)技術(shù),建立高層次系統(tǒng)仿真模型并電路實現(xiàn)。本文主要工作內(nèi)容:(1)分析了鎖相環(huán)的工作原理和數(shù)學(xué)模型,采用Matlab仿真工具,由頂層到底層、模塊化的實現(xiàn)方法,對電荷泵鎖相環(huán)進行了建模和仿真驗證,研究了相關(guān)參數(shù)對鎖相環(huán)性能的影響。(2)分析了全數(shù)字鎖相環(huán)(All digital Phased Locked Loop,ADPLL)的工作原理與電路技術(shù),對比例積分結(jié)構(gòu)的全數(shù)字鎖相環(huán)的各個模塊建立數(shù)學(xué)模型,推導(dǎo)了基于比例積分全數(shù)字鎖相環(huán)的系統(tǒng)模型。仿真及驗證了數(shù)字鎖相環(huán)整體模型,研究了關(guān)鍵參數(shù)對鎖相環(huán)性能的影響,仿真結(jié)果表明了基于比例積分控制的數(shù)字鎖相環(huán)的鎖定速度快和動態(tài)響應(yīng)好的特點。(3)基于高層次模型,采用比例積分策略的控制方式實現(xiàn)了高性能全數(shù)字鎖相環(huán),在改變輸入頻率的情況下,可以通過調(diào)整環(huán)路模塊中的比例積分參數(shù),使鎖相環(huán)進行鎖定,拓寬了頻率跟蹤的范圍�；赒uartus II軟件完成了數(shù)字鑒相器、數(shù)字濾波器、數(shù)控振蕩器以及整體結(jié)構(gòu)的設(shè)計,編譯和綜合,完成了對該電路各個模塊以及整體的功能仿真及分析。在FPGA開發(fā)平臺上完成硬件測試,由于開發(fā)平臺CMOS數(shù)據(jù)接口對輸入輸出頻率的限制,論文重點在輸入頻率為100 MHz和200 MHz下測試驗證了數(shù)字鎖相環(huán)的性能。結(jié)果表明,當(dāng)輸入頻率為200 MHz時,鎖定時間為8.4?s,在1 MHz頻偏處相噪為-109 dBc/Hz,在1 kHz頻偏處相噪為-85 dBc/Hz;當(dāng)輸入頻率為100 MHz時,鎖定時間為10.1?s,在1 MHz頻偏處相噪為-113 dBc/Hz,在1 kHz頻偏處相噪為-98dBc/Hz。該鎖相環(huán)電路具有穩(wěn)定性好、鎖定速度快、易于集成、控制靈活以及跟蹤性能良好等優(yōu)點。
【圖文】：

章 鎖相環(huán)的高層次模型超前于反饋信號，而 dn 端則輸出低電平相反。它的鑒頻功能比為 50%的不規(guī)則充，那么 up 和 dn 的情會忽略掉這個相差，生死區(qū)現(xiàn)象。為了避遲復(fù)位信號。

up 和 dn 的情況則相反。它的鑒頻功能體現(xiàn)在，當(dāng)參考信n 端輸出平均占空比為 50%的不規(guī)則充電脈沖，而 up 端則率高于反饋信號時，那么 up 和 dn 的情況則相反。當(dāng) ref一般情況下鑒相器會忽略掉這個相差，這樣就不會啟動電復(fù)位，這樣就會產(chǎn)生死區(qū)現(xiàn)象。為了避免這樣的情況發(fā)生環(huán)節(jié)，這樣可以延遲復(fù)位信號。圖 4. 3 鑒相器建模示意圖發(fā)器鑒頻鑒相器的原理，結(jié)合第三章的分析，我們建立了 4.4 所示。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TP273;TN911.8

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本文編號：2609453