【摘要】：AES密碼芯片作為AES密碼算法的重要載體,在電子商務(wù)、稅收、通信等領(lǐng)域有廣泛的應(yīng)用。計算機技術(shù)的進步以及量子計算機的出現(xiàn),使得原本安全的密碼系統(tǒng)變得不再安全,對AES密碼算法的安全性產(chǎn)生了一定威脅。旁路攻擊技術(shù)的發(fā)展,使得AES密碼芯片的安全性進一步降低。對AES密碼芯片的安全性進行研究,提高AES密碼芯片的安全性變得尤為重要。論文以構(gòu)建基于AES算法的可演化安全SoC原型為目的,研究可演化AES密碼芯片的關(guān)鍵技術(shù)。針對AES算法中關(guān)鍵部件S盒的非線性、差分均勻度及雪崩效應(yīng),設(shè)計了S盒演化生成算法,以提高AES算法的安全性。通過合并運算步驟,設(shè)計基于T盒的加解密方法,有效提升了運算速度。對AES算法加解密過程中的相似項進行提取,提出了一種加解密復(fù)用輪電路結(jié)構(gòu)來有效節(jié)省電路資源。設(shè)計基于AXI-Lite總線的接口電路,結(jié)合加解密復(fù)用輪電路,實現(xiàn)了可動態(tài)加載S盒的可重構(gòu)AES協(xié)處理器。在設(shè)計AES協(xié)處理器電路過程中,綜合考慮對旁路攻擊的防御,設(shè)計了基于掩碼的抗功耗攻擊電路結(jié)構(gòu);同時針對錯誤注入攻擊,提出了一種基于數(shù)據(jù)冗余的容錯電路結(jié)構(gòu)。在Modelsim平臺上,對AES協(xié)處理器的RTL級電路進行了仿真驗證�；赬ilinx的FPGA,選用Microblaze作為控制器并移植S盒演化生成算法,結(jié)合AES協(xié)處理器,實現(xiàn)了可演化安全SoC原型。為驗證所設(shè)計的可演化安全SoC原型的正確性,設(shè)計了上位機程序及其與Microblaze間的通信接口和通信協(xié)議,達到SoC演化、加解密等過程在線顯示的目的。本文所設(shè)計的基于AES算法的可演化安全SoC原型,具有工作過程中算法安全性逐漸增強,電路設(shè)計能有效抵御旁路攻擊的特性,為可演化AES密碼芯片的實現(xiàn)奠定了基礎(chǔ)。
【圖文】：

圖 2.2 密鑰擴展算法流程圖Bytes 運算與加密流程中的 SubBytes 運算相同，RotWord 列向量進行循算法中規(guī)定的常數(shù)表，用于消除密鑰生成中的對稱性。S 算法流程

圖 2.3AES 密碼算法流程圖中包括輪密鑰加、字節(jié)替換、行位移、列混淆共 4 種運算介紹鑰加運算據(jù)與擴展密鑰相加，根據(jù)輪數(shù)的不同選擇不同列的密鑰。替換運算
【學(xué)位授予單位】：南京航空航天大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN402;TN918.4
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本文編號：2535705