【摘要】：基于FPGA/ASIC的全數(shù)字硬件化方案具有全定制性和并行性的優(yōu)點,為了利用最小的硬件資源實現(xiàn)指定的系統(tǒng)性能,需要對系統(tǒng)性能指標和實現(xiàn)代價進行優(yōu)化設(shè)計。全數(shù)字鎖相環(huán)性能指標函數(shù)是優(yōu)化設(shè)計的前提,然而其卻無法在s域內(nèi)被完備、準確地描述。本文在z域內(nèi)建立包括峰值時間、調(diào)節(jié)時間及超調(diào)量的全數(shù)字硬件化鎖相環(huán)性能指標函數(shù),指出由于反饋滯后一拍特性使系統(tǒng)的性能產(chǎn)生退化,然后定量地描述全數(shù)字硬件化鎖相環(huán)的性能指標退化規(guī)律。仿真和實驗結(jié)果表明峰值時間的退化現(xiàn)象較弱,而調(diào)節(jié)時間和超調(diào)量的退化規(guī)律類似,等值線退化為開口向下的拋物線,使比例、積分系數(shù)的耦合加強。
[Abstract]:All digital hardware based on FPGA/ASIC has the advantages of full customization and parallelism. In order to implement the specified system performance with the minimum hardware resources, the performance index and implementation cost of the system need to be optimized. The performance index function of the full digital phase locked loop is the premise of the optimization design, however, it can not be finished in the s domain. In this paper, the performance index function of all digital hardware phase locked loop (PLL), which includes peak time, adjustment time and overshoot, is set up in the Z domain. It is pointed out that the performance degradation of the system is caused by the feedback delay one beat characteristic, and then the performance index degradation law of all digital hardware phase locked loop is described quantitatively. Simulation and experimental results are also described. It is shown that the degradation of peak time is weak, while the regulation time and the overshoot are similar. The contour lines degenerate into the parabola with the opening downward, and the coupling of the proportion and the integral coefficient is strengthened.
【作者單位】： 北京交通大學電氣工程學院;
【基金】：博士點基金(20130009120032) 中央高�；究蒲袠I(yè)務費(2013JBM084)資助項目
【分類號】：TN911.8

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本文編號：2152041