【摘要】：鎖相環(huán)是一個可以產(chǎn)生穩(wěn)定的時鐘輸出的電路。它在模擬電路中有廣泛的應(yīng)用。在收發(fā)器的時鐘恢復(fù)電路中需要高精度的且能調(diào)節(jié)相位的時鐘來恢復(fù)出接收數(shù)據(jù);在高速微處理器中,也需要鎖相環(huán)來產(chǎn)生內(nèi)部需要的高頻時鐘。鎖相雖然經(jīng)過多年發(fā)展,結(jié)構(gòu)已經(jīng)很成熟,但是芯片的高速發(fā)展對鎖相環(huán)電路的速度、功耗等提出了更高的要求。因此,對鎖相環(huán)進(jìn)行較深人的研究,設(shè)計出性能更優(yōu)越的鎖相環(huán)是非常有必要的。以太網(wǎng)是現(xiàn)在使用很廣泛的一種局域網(wǎng)�，F(xiàn)在使用較多的還是10M/100M和千兆以太網(wǎng),主要用于辦公室等局域網(wǎng)中,它們的傳輸距離一般在100m內(nèi)。而萬兆以太網(wǎng)主要用于城域網(wǎng),它能傳輸更遠(yuǎn)的距離,最遠(yuǎn)可達(dá)到40km。萬兆以太網(wǎng)包含四個收發(fā)器,每個收發(fā)器速率已經(jīng)達(dá)到3.125Gb/s,再加上長距離的傳輸損耗,這些對萬兆以太網(wǎng)收發(fā)器中的PLL精度及頻率提出了更高的要求,需要設(shè)計出更高精度的PLL,PLL的中心頻率要達(dá)到3.125GHz。本文首先分析了鎖相環(huán)的基本原理和環(huán)路傳輸特性。為我們接下來設(shè)計鎖相環(huán)電路提供理論支持。本論文所設(shè)計的鎖相環(huán)頻率較高,結(jié)構(gòu)采用常見的電荷泵鎖相環(huán)。鑒頻鑒相器我們選用的是加入延時單元的無死區(qū)鑒頻鑒相器,他不僅消除了鑒相死區(qū),并且沒有反饋回路,提高了工作頻率。論文提出了一種新結(jié)構(gòu)的電荷泵電路,采用了一種改進(jìn)型的差分式結(jié)構(gòu),加入運(yùn)放器使上下電流鏡電流匹配,同時加入特殊MOS管去除尖峰脈沖。濾波器采用傳統(tǒng)的二階濾波器,可以很好的抑制控制線上的波紋,減小輸出的相位噪聲。壓控振蕩器采用差分結(jié)構(gòu)的四級環(huán)形振蕩器,該振蕩器具有很好的噪聲性能,且輸出電壓幅度比較大。在分頻器方面,采用SCL邏輯觸發(fā)器,提高了前置分頻器可工作的最高頻率。最后對各個單元的電路進(jìn)行仿真驗(yàn)證。結(jié)果表明各模塊性能均滿足設(shè)計的要求。本設(shè)計采用臺積電0.13μm CMOS的工藝進(jìn)行設(shè)計。電路設(shè)計選用1.2V電源電壓。電路整體仿真結(jié)果滿足我們的設(shè)計需求。
[Abstract]:A PLL is a circuit that produces a stable clock output. It is widely used in analog circuits. In the clock recovery circuit of the transceiver, a high-precision and phase-adjustable clock is needed to recover the received data; in a high-speed microprocessor, a phase-locked loop is also needed to generate the internal high-frequency clock. Although the structure of PLL has been developed for many years, the high speed development of the chip has put forward higher requirements for the speed and power consumption of PLL circuits. Therefore, it is necessary to design a phase locked loop with better performance. Ethernet is a kind of LAN which is widely used nowadays. At present, 10m / 100M and Gigabit Ethernet are mainly used in local area networks such as office, and their transmission distance is generally within 100m. Gigabit Ethernet is mainly used in metropolitan area networks, it can transmit more distance, up to 40 km. Gigabit Ethernet consists of four transceivers, each with a rate of 3.125 GB / s, and long distance transmission losses, which require higher PLL accuracy and frequency in the Gigabit Ethernet transceiver. A higher precision PLL PLL PLL needs to be designed with a center frequency of 3.125 GHz. In this paper, the basic principle and transmission characteristics of PLL are analyzed. It provides theoretical support for the design of phase locked loop circuit. The frequency of the PLL designed in this paper is high, and the common charge pump PLL is used in the structure. The phase discriminator we choose is a dead-zone phase discriminator with delay unit, which not only eliminates the dead-zone, but also has no feedback loop, which improves the working frequency. In this paper, a new type of charge pump circuit is proposed. An improved differential structure is adopted. The current of the upper and lower current mirror can be matched by adding an operational amplifier, and a special MOS transistor is added to remove the peak pulse. The filter adopts the traditional second-order filter, which can suppress the ripple on the control line and reduce the phase noise of the output. The voltage-controlled oscillator uses a four-stage ring oscillator with differential structure. The oscillator has good noise performance and the output voltage amplitude is relatively large. In the frequency divider, SCL logic trigger is used to improve the maximum frequency of the predivider. Finally, the circuit of each unit is simulated and verified. The results show that the performance of each module meets the requirements of the design. The design is based on TSMC 0.13 渭 m CMOS process. 1.2V power supply voltage is selected for circuit design. The whole circuit simulation results meet our design requirements.
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN911.8

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本文編號：2121743