本文選題：鎖相環(huán) + 內(nèi)建自測試　； 參考：《東南大學(xué)學(xué)報(自然科學(xué)版)》2014年03期

【摘要】：為解決傳統(tǒng)基于游標(biāo)原理鎖相環(huán)片上抖動測量電路的問題,提出了一種基于多精度游標(biāo)(MRV)原理的鎖相環(huán)抖動內(nèi)建自測試技術(shù).該原理不僅能夠大幅降低測量電路面積,同時能夠有效保證測量精度,減少鎖相環(huán)(PVT)的影響.將MRV原理運用在游標(biāo)延時鏈(VDL)和游標(biāo)振蕩器(VRO)2種典型技術(shù)上.在VDL方案中,由單級延時鏈改進(jìn)為兩級延時鏈,分別采用粗細(xì)2種不同分辨率的延時單元;在VRO方案中,根據(jù)待測信號的范圍,通過改變振蕩器的控制信號,測量電路動態(tài)選擇相應(yīng)的分辨率.在TSMC 130 nm工藝下,分別對2種改進(jìn)方案進(jìn)行電路實現(xiàn),并從分辨率、面積、測量范圍、測量誤差等方面進(jìn)行對比分析.
[Abstract]:In order to solve the problem of traditional phase-locked loop (PLL) chip jitter measurement circuit based on Vernier principle, a self-built test technique of PLL jitter based on multi-precision Vernier (MRV) principle is proposed. This principle can not only greatly reduce the measuring circuit area, but also effectively guarantee the measurement accuracy and reduce the influence of PLL PVT. The principle of MRV is applied to two typical techniques: Vernier delay chain (VDL) and Vernier oscillator (VDL). In the VDL scheme, the single-stage delay chain is improved to two-stage delay chain, and two different resolution delay units are used, respectively. In the VRO scheme, according to the range of the signal to be tested, the control signal of the oscillator is changed. The measuring circuit dynamically selects the corresponding resolution. In the TSMC 130nm process, the two improved schemes are implemented in the circuit, and the resolution, area, measurement range and measurement error are compared and analyzed.
【作者單位】： 東南大學(xué)國家專用集成電路系統(tǒng)工程技術(shù)研究中心;
【基金】：國家科技重大專項資助項目(2009ZX01031) 國家高技術(shù)研究發(fā)展計劃(863計劃)資助項目(2009AA011701) 國家自然科學(xué)基金資助項目(61006029)
【分類號】：TN911.8

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本文編號：1802364