本文選題：Turbo碼　切入點：ASIC　出處：《電子科技大學》2014年碩士論文

【摘要】：在3G及更高級的移動通信中的信道編碼方案為Turbo碼。隨著移動通信標準對通信速率突出更高的要求,Turbo基帶芯片也必須做的更快。然而,由于Turbo譯碼的復雜度比較高,要想提高譯碼速度通常只能靠加倍邏輯門的數量來實現,而基帶芯片的面積畢竟有限,僅僅靠提高面積總會遇到瓶頸。為了解決這個辦法,概率計算技術被引入,從而提供一種新的譯碼思路。相比于傳統的加權二進制來表示一個數據,概率計算使用一串隨機碼流來表示數據�；谶@一點我們做了如下幾點工作。一是理解并仿真了傳統的Turbo譯碼算法中的max-log-MAP算法。論文中探討了使用概率計算方法實現時有可能出現的問題,并通過對計算過程中的參數加以限制解決了這個問題。之后設計了幾個概率計算器件,并分析了性能。仿真結果指出這些器件的關鍵指標會對算法的精確度有影響,于是通過軟件仿真確定了它們的參數。同時,我們也使用仿真程序測試了概率計算譯碼算法的性能,發(fā)現與理想算法相比概率計算方法僅有0.1dB的損失。接著使用硬件語言設計整個譯碼器。在確定了確定了硬件架構,自底向上編寫了各個部件之后,通過仿真軟件驗證了各個模塊以及整體的有效性,得到的結果與軟件仿真的結果相同。最后采用130nm工藝觀察所占用資源以及性能。通過使用前端軟件完成了代碼綜合,確定了此設計能夠在100MHz的時鐘的情況下達到600Mbps的速度,若使用先進工藝則能非常容易的達到4G要求。通過將這個數據與實際使用的譯碼器的數據相比較得知本設計有大約50%的加速比。
[Abstract]:In 3G and more advanced mobile communication, the channel coding scheme is Turbo code. With the requirement of higher communication rate in mobile communication standard, turbo baseband chip must also be done faster. However, because of the high complexity of Turbo decoding, In order to improve the decoding speed, we usually have to double the number of logic gates, but the area of baseband chip is limited after all, only by increasing the area will encounter a bottleneck. To solve this problem, probability calculation technology has been introduced. This provides a new way of decoding. Compared with the traditional weighted binary to represent a data, Probabilistic computation uses a series of random bit streams to represent data. Based on this, we do the following work. First, we understand and simulate the max-log-MAP algorithm in the traditional Turbo decoding algorithm. In this paper, we discuss the use of probabilistic calculation method. Problems that may arise when implementing, This problem is solved by limiting the parameters in the calculation process. Then several probability calculators are designed and the performance is analyzed. The simulation results show that the key parameters of these devices will affect the accuracy of the algorithm. At the same time, we also use the simulation program to test the performance of the probability calculation decoding algorithm. It is found that compared with the ideal algorithm, the probability calculation method has only the loss of 0.1dB. Then, the whole decoder is designed using hardware language. After the hardware architecture is determined and the components are written from bottom to top, The validity of each module and the whole system is verified by the simulation software, and the result is the same as that of the software simulation. Finally, the resource and performance are observed by the 130nm process. The code synthesis is accomplished by using the front-end software. It is determined that this design can achieve the speed of 600Mbps in the case of 100MHz clock, It is easy to meet the 4G requirement by using advanced technology. By comparing this data with that of the actual decoder, we know that this design has a speedup of about 50%.
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TN911.22;TN929.5

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本文編號：1659320