本文選題：全數(shù)字鎖相環(huán)　切入點(diǎn)：低抖動(dòng)　出處：《計(jì)算機(jī)工程與科學(xué)》2015年11期 　論文類型：期刊論文

【摘要】：全數(shù)字鎖相環(huán)ADPLL擁有較高的集成度、靈活的配置性和快速的工藝可移植性,可以解決模擬電路中無源器件面積過大、抗噪聲能力不強(qiáng)、鎖定速度慢以及工藝的移植性差等瓶頸問題。在納米工藝下,單級(jí)反相器的最小延時(shí)已經(jīng)達(dá)到10ps以內(nèi),大大改善了全數(shù)字鎖相環(huán)的抖動(dòng)性能。提出了一款面向高性能微處理器應(yīng)用的全數(shù)字鎖相環(huán)結(jié)構(gòu),并對(duì)該結(jié)構(gòu)進(jìn)行了頻域建模和噪聲分析。該結(jié)構(gòu)完全采用標(biāo)準(zhǔn)單元設(shè)計(jì),最高頻率可達(dá)到2.4GHz,抖動(dòng)性能達(dá)到ps級(jí)別。
[Abstract]:The all-digital PLL ADPLL has high integration, flexible configuration and fast process portability. It can solve the problem that the passive device area is too large and the anti-noise ability is not strong in analog circuits. The bottleneck problems such as slow locking speed and poor portability of the process. In nanotechnology, the minimum delay time of the single-stage inverter has reached less than 10 PS. The jitter performance of all-digital phase-locked loop is greatly improved. An all-digital phase-locked loop structure for high performance microprocessor application is proposed, and the frequency domain modeling and noise analysis of the structure are carried out. The highest frequency can reach 2.4 GHz and the jitter performance reaches PS level.
【作者單位】： 上海高性能集成電路設(shè)計(jì)中心;
【基金】：2013年核高基“超級(jí)計(jì)算機(jī)處理器研發(fā)”課題(2013ZX01028-001-001-001)
【分類號(hào)】：TN911.8

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本文編號(hào)：1633284