本文關鍵詞：小數分頻鎖相環(huán)設計及其雜散與噪聲的抑制補償　出處：《國防科學技術大學》2014年碩士論文　論文類型：學位論文

  更多相關文章： 小數分頻型鎖相環(huán) 自適應帶寬 雜散噪聲抑制 ΔΣ調制 基于DAC的噪聲補償

【摘要】：集成電路技術迅猛發(fā)展,對數字芯片中時鐘信號的品質要求越來越高。時鐘信號的輸出分辨率、相位噪聲、變頻時間等指標直接決定了整個時鐘產生系統的性能好壞。小數分頻型鎖相環(huán)是實現高分辨率、快速變頻時鐘信號的常用結構,受到自身結構制約,小數分頻鎖相環(huán)不可避免的會引入大量雜散噪聲。雜散噪聲對輸出信號影響極大,成為制約其應用的主要因素。在設計中消除和抑制雜散噪聲成為挑戰(zhàn)。本文主要關注如何優(yōu)化鎖相環(huán)的噪聲性能,通過分析各種雜散與噪聲的來源,提出對應的消除或者抑制方法。在設計中,盡可能的通過功能部件復用的方式,在不增加功耗情況下,通過使用抑制或者補償鎖相環(huán)噪聲的技術,提高鎖相環(huán)輸出信號的抖動性能。本文的研究工作主要包括以下幾個方面。(1)討論了小數分頻鎖相環(huán)的基本結構,研究了雜散與噪聲種類和來源,解釋了雜散與噪聲的產生機理。建立并分析小數分頻鎖相環(huán)的噪聲模型。根據各種雜散對系統性能影響的特征,提出相對應的改善和抑制方式。分析環(huán)路帶寬對于PLL整體噪聲性能的影響,討論環(huán)路帶寬自適應技術的基本原理以及技術優(yōu)勢,設計了一種新型降低濾波電容的帶寬自適應環(huán)路濾波電路。40nm與65nm兩種工藝下的電路級仿真表明該鎖相環(huán)性能穩(wěn)定,證明了其性能對于工藝遷移不敏感。(2)設計了一款通用性好、高帶寬、高分辨率、低抖動的小數分頻鎖相環(huán)。設計了一種提高線性度的電荷泵電路,通過在ΔΣ調制器最低位施加經過噪聲整形的抖動信號,有效降低ΔΣ調制器自身引入的雜散噪聲。研究基于DAC的噪聲補償技術,并通過動態(tài)元件匹配技術提高了DAC補償的性能,使鎖相環(huán)的噪聲性能更加優(yōu)化。設計了新型雙級分頻器,可以有效降低分頻器的功耗,有利于降低鎖相環(huán)整體功耗。(3)針對電路仿真速度慢的問題,設計基于AMS仿真器的Verilog-Spectre行為-晶體管級仿真模型,加速鎖相環(huán)電路設計中的仿真驗證速度,有效降低鎖相環(huán)設計周期。在40nm CMOS工藝下實現了該鎖相環(huán)版圖設計,該PLL最小輸出分辨率為0.048Hz,在3MHz頻率偏差下的相位噪聲為-130dBc/Hz,最大VCO輸出頻率達到3.2GHz,芯片面積為0.07mm2。帶寄生參數的鎖相環(huán)電路仿真性能良好,證明了本設計的通用性與高性能。
[Abstract]:With the rapid development of integrated circuit technology, the quality of clock signal in digital chip is becoming more and more high, the output resolution of clock signal and phase noise are becoming more and more important. Frequency conversion time and other indicators directly determine the performance of the whole clock generation system. Fractional frequency division type PLL is a common structure to achieve high resolution and fast frequency conversion clock signal, which is restricted by its own structure. The fractional frequency division PLL will inevitably introduce a large amount of stray noise, which has a great influence on the output signal. It is a challenge to eliminate and suppress the stray noise in the design. This paper focuses on how to optimize the noise performance of PLL, and analyzes the sources of all kinds of stray and noise. In the design, as far as possible through the functional component reuse, without increasing power consumption, through the use of phase-locked loop noise suppression or compensation technology. The research work of this paper mainly includes the following aspects: 1) the basic structure of fractional frequency division PLL is discussed, and the types and sources of spurious and noise are studied. The mechanism of spurious and noise generation is explained. The noise model of fractional frequency-division phase-locked loop is established and analyzed. According to the characteristics of various spurious effects on system performance. The influence of loop bandwidth on the overall noise performance of PLL is analyzed, and the basic principle and technical advantages of loop bandwidth adaptive technology are discussed. A novel bandwidth-adaptive loop filter circuit, which can reduce the filter capacitance, is designed. The circuit level simulation shows that the performance of the PLL is stable under the two technologies of 40nm and 65nm. It is proved that its performance is insensitive to process migration. (2) A kind of fractional frequency-division phase-locked loop with high bandwidth, high resolution and low jitter is designed, and a charge pump circuit is designed to improve the linearity. The noise compensation technique based on DAC is studied by applying noise shaping jitter signal at the lowest bit of 螖 危 modulator to effectively reduce the stray noise introduced by 螖 危 modulator itself. The performance of DAC compensation is improved by dynamic element matching technology, and the noise performance of PLL is optimized. A new two-stage frequency divider is designed, which can effectively reduce the power consumption of the divider. In order to reduce the overall power consumption of PLL, a Verilog-Spectre behavior-transistor level simulation model based on AMS simulator is designed to solve the problem of slow circuit simulation speed. The speed of simulation verification in the circuit design of PLL is accelerated, and the design cycle of PLL is reduced effectively. The layout design of PLL is realized in 40nm CMOS process. The minimum output resolution of the PLL is 0.048 Hz, the phase noise is -130 dBc / Hz at 3MHz frequency deviation, and the maximum VCO output frequency is 3.2 GHz. The chip area is 0.07mm2.The simulation performance of the PLL circuit with parasitic parameters is good, which proves the generality and high performance of this design.
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TN911.8

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