發(fā)布時間：2018-01-09 01:10

  本文關鍵詞：應用于RS譯碼器的新型高效Berlekamp-Massey算法　出處：《天津大學》2014年碩士論文　論文類型：學位論文

  更多相關文章： Reed-Solomon譯碼器 關鍵方程求解 Berlekamp-Massey算法 低硬件復雜度 VLSI架構

【摘要】：本文為基于校驗子的RS譯碼器提出了一個新型高效的CS-RiBM算法及其關鍵方程求解架構。文中通過對經典的RiBM算法進行深入分析,詳細講解了RiBM算法更新多項式的方式及其中的不足,并以此為依據(jù)成功地證明了所提出的CS-RiBM算法的正確性和高效性。與RiBM算法相比,CS-RiBM算法通過加入了一種新的多項式更新方式,就能把RiBM算法中不必要的零輸入零輸出運算集中起來并去除掉,同時只需要加入簡單的修正就能獲得與RiBM算法同樣的輸出結果,因而能大大提高算法的執(zhí)行效率。由于CS-RiBM算法去除了大量的冗余運算,基于CS-RiBM算法的關鍵方程求解架構能節(jié)省很多不必要的處理單元,從而大大降低其電路的硬件復雜度。同時,該關鍵方程求解架構能通過合理的設計,達成規(guī)則的同構脈沖陣列結構以利于VLSI電路實現(xiàn)。為了與其他關鍵方程求解架構進行比較,使用CS-RiBM算法架構的RS(255,239)譯碼器和RS(255,223)譯碼器通過Verilog硬件描述語言進行了建模,并使用Design Compiler基于TSMC的90納米CMOS工藝庫進行了邏輯綜合。綜合結果顯示,與過去提出的基于BM算法或ME算法的關鍵方程求解架構相比,本文提出的CS-RiBM算法架構能減小15%到44%的電路面積。與使用RiBM算法架構的RS譯碼器相比,使用CS-RiBM算法架構的譯碼器能有效降低其電路復雜度并提高11%到16%的面積利用率。此外,隨著RS碼糾錯能力的提高,使用CS-RiBM算法架構的RS譯碼器能進一步節(jié)省電路面積,提高所能達到的面積利用效率。
[Abstract]:The RS decoder sub parity is proposed based on a novel CS-RiBM algorithm and its key equation solving framework. Based on the classic RiBM algorithm in-depth analysis, explain in detail the RiBM algorithm to update the polynomial method and the shortage, and on the correctness and efficiency of the CS-RiBM algorithm on the basis of successfully demonstrated the proposed. Compared with the RiBM algorithm, the CS-RiBM algorithm by adding a new polynomial update methods, RiBM algorithm can make zero input unnecessary zero output operation together and removed, and only need to add a simple modification to the RiBM algorithm with the same output, which can greatly improve the algorithm the efficiency of the CS-RiBM algorithm. The removal of redundant computation of architecture, key equation solving CS-RiBM algorithm can save a lot of unnecessary processing unit based on the And greatly reduce the hardware complexity. At the same time, the key equation solving framework through reasonable design, the rules agreed to isomorphism pulse structure VLSI circuit. In order to compare with other key equation solving framework, using the CS-RiBM algorithm architecture of RS decoder (255239) and RS (255223) decoder by Verilog hardware description language for modeling, and 90 nm CMOS Technology Library Based on TSMC logic synthesis using Design Compiler. The results showed that with the past proposed architecture key equation solving BM algorithm or ME algorithm based on the compared circuit area architecture proposed CS-RiBM algorithm can reduce 15% to 44% compared with the RS decoder. Using the RiBM algorithm framework, using the CS-RiBM algorithm architecture of the decoder can effectively reduce the circuit complexity and improve the utilization rate of 11% to 16% of the area. In addition, with RS The improvement of code error correction ability, the RS decoder using the CS-RiBM algorithm architecture can further save the area of the circuit and improve the area utilization efficiency that can be achieved.

【學位授予單位】：天津大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TN911.22

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本文編號：1399393