本文關(guān)鍵詞：SerDes中時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)與驗(yàn)證

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【摘要】：隨著科技的發(fā)展,處理器的運(yùn)算量、運(yùn)算速度都有很大的提升,提升數(shù)據(jù)的傳輸速度和質(zhì)量成為了提升系統(tǒng)整體性能的重要途徑,而I/O技術(shù)中過去常用的并行接口技術(shù)成為了這一趨勢(shì)的主要瓶頸之一。為了解決這一問題,以往主要用于光纖通信的串行通信技術(shù)——SerDes已經(jīng)逐漸取代傳統(tǒng)并行總線,將成為主流的高速接口技術(shù)。SerDes電路的核心是時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)電路,即從輸入數(shù)據(jù)流中分離出時(shí)鐘和數(shù)據(jù)信號(hào),消除傳輸過程中帶來的抖動(dòng)和失真,將數(shù)據(jù)解串后送入后續(xù)的電路。時(shí)鐘數(shù)據(jù)恢復(fù)電路的性能決定了整個(gè)SerDes電路的性能,本文將對(duì)CDR電路的原理、設(shè)計(jì)、系統(tǒng)級(jí)仿真和版圖設(shè)計(jì)進(jìn)行研究,設(shè)計(jì)了一款基于0.13μm 1P8M CMOS工藝的CDR電路,采用了基于相位插值的結(jié)構(gòu),優(yōu)于傳統(tǒng)基于鎖相環(huán)結(jié)構(gòu),解決了后者的帶寬折中問題。設(shè)計(jì)中采用了大量的數(shù)字電路來實(shí)現(xiàn),降低了對(duì)工藝的高依賴度和敏感度。本文主要研究的內(nèi)容包括:(1)時(shí)鐘數(shù)據(jù)恢復(fù)電路的性能衡量標(biāo)準(zhǔn),通過研究抖動(dòng)傳輸函數(shù)和抖動(dòng)產(chǎn)生,了解到抖動(dòng)容限是CDR電路的重要性能指標(biāo);(2)采用相位插值結(jié)構(gòu)分模塊設(shè)計(jì)電路,并對(duì)各個(gè)模塊分別進(jìn)行了仿真。其中,相位插值單元是關(guān)鍵的模塊,本文介紹了基于相位插值單元的CDR電路各個(gè)模塊的數(shù)學(xué)模型,并進(jìn)行了詳細(xì)的電路分析;(3)建立了抖動(dòng)模型,研究時(shí)鐘相位隨數(shù)據(jù)抖動(dòng)的變化。使用Verilog-A程序?qū)崿F(xiàn)了PRBS序列的生成,并將其作為輸入CDR系統(tǒng)測(cè)試抖動(dòng)容限的測(cè)試數(shù)據(jù)。通過系統(tǒng)級(jí)仿真,測(cè)出了本設(shè)計(jì)的抖動(dòng)容限。(4)對(duì)影響版圖性能的因素進(jìn)行了分析,并介紹了解決天線效應(yīng)、閂鎖效應(yīng)等不良影響的方法,闡述了版圖設(shè)計(jì)的注意事項(xiàng),并給出了本設(shè)計(jì)方案的版圖。設(shè)計(jì)的目標(biāo)為抖動(dòng)容限小于0.4UI,功耗低于500mW。采用本設(shè)計(jì)方案的電路性能完全滿足以上指標(biāo)。
【關(guān)鍵詞】：SerDes 時(shí)鐘數(shù)據(jù)恢復(fù) 相位插值 抖動(dòng)容限 系統(tǒng)級(jí)仿真
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN919.3
【目錄】：

• 摘要5-6
• abstract6-11
• 第一章 緒論11-16
• 1.1 本課題的背景及研究意義11-13
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀13-14
• 1.3 本文研究?jī)?nèi)容及結(jié)構(gòu)安排14-16
• 第二章 CDR概述16-34
• 2.1 串行收發(fā)系統(tǒng)及時(shí)鐘結(jié)構(gòu)16-18
• 2.2 時(shí)鐘數(shù)據(jù)恢復(fù)的基本原理18-19
• 2.3 時(shí)鐘數(shù)據(jù)恢復(fù)電路性能的衡量標(biāo)準(zhǔn)19-27
• 2.3.1 速度19-20
• 2.3.2 抖動(dòng)與相位噪聲20-21
• 2.3.3 抖動(dòng)傳輸函數(shù)21-23
• 2.3.4 抖動(dòng)容限23-25
• 2.3.5 抖動(dòng)產(chǎn)生25
• 2.3.6 眼圖25-26
• 2.3.7 誤碼率26-27
• 2.4 時(shí)鐘數(shù)據(jù)恢復(fù)電路的基本結(jié)構(gòu)27-33
• 2.4.1 基于PLL的CDR27-30
• 2.4.2 基于PI的CDR30-31
• 2.4.3 脈沖注入鎖定式CDR31-32
• 2.4.4 過采樣CDR32
• 2.4.5 基于門電路環(huán)振的CDR[12]32-33
• 2.5 本章小結(jié)33-34
• 第三章 CDR電路的設(shè)計(jì)34-57
• 3.1 基于PI結(jié)構(gòu)的CDR設(shè)計(jì)34-39
• 3.1.1 基于PI結(jié)構(gòu)的CDR電路總體結(jié)構(gòu)34-35
• 3.1.2 CDR電路分析35-39
• 3.2 CDR環(huán)路相位傳遞函數(shù)和抖動(dòng)容限39-40
• 3.3 CDR系統(tǒng)設(shè)計(jì)40-55
• 3.3.1 相位檢測(cè)電路（PD）42-47
• 3.3.2 相位插值電路47-52
• 3.3.3 相位捕獲環(huán)路中的數(shù)字電路模塊52-55
• 3.4 本章小結(jié)55-57
• 第四章 CDR電路系統(tǒng)級(jí)仿真57-74
• 4.1 CDR仿真模型的建立58-61
• 4.1.1 CDR仿真模塊的構(gòu)成58
• 4.1.2 CDR的輸入管腳和所加激勵(lì)58-61
• 4.2 CDR輸入數(shù)據(jù)的抖動(dòng)模型61-69
• 4.2.1 PRBS序列概述61
• 4.2.2 產(chǎn)生抖動(dòng)數(shù)據(jù)的模型原理61-63
• 4.2.3 抖動(dòng)數(shù)據(jù)的具體實(shí)現(xiàn)與觀測(cè)63-69
• 4.3 CDR輸入數(shù)據(jù)的抖動(dòng)仿真69-71
• 4.3.1 時(shí)鐘相位隨數(shù)據(jù)抖動(dòng)的變化69-70
• 4.3.2 CDR抖動(dòng)仿真結(jié)果70-71
• 4.4 CDR誤碼判斷方法71-72
• 4.5 CDR的抖動(dòng)容限仿真結(jié)果72-73
• 4.6 本章小結(jié)73-74
• 第五章 全電路版圖設(shè)計(jì)74-85
• 5.1 版圖設(shè)計(jì)中關(guān)鍵因素的考慮74-80
• 5.1.1 天線效應(yīng)74-76
• 5.1.2 器件的匹配76-77
• 5.1.3 閂鎖效應(yīng)77-80
• 5.2 SerDes版圖設(shè)計(jì)80-84
• 5.2.1 布圖規(guī)劃80-81
• 5.2.2 電源線規(guī)劃81-82
• 5.2.3 版圖實(shí)現(xiàn)82-84
• 5.3 本章小結(jié)84-85
• 第六章 總結(jié)與展望85-87
• 6.1 總結(jié)85
• 6.2 對(duì)未來工作的展望85-87
• 致謝87-88
• 參考文獻(xiàn)88-90
• 攻讀碩士期間取得的研究成果90-91

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本文編號(hào)：1058849