針對(duì)組合電路的智能化設(shè)計(jì)速度慢、復(fù)雜度高的問(wèn)題,利用基于人工智能的自主搜索優(yōu)化策略,將樹(shù)搜索優(yōu)化算法與組合邏輯電路中相鄰最小項(xiàng)合并定理融合,并在可編程門(mén)陣列(Field Programmable Gate Array,FPGA)進(jìn)行硬件加速的方法進(jìn)行組合電路的智能設(shè)計(jì)。該方法把需要設(shè)計(jì)的邏輯電路最小項(xiàng)作為一級(jí)節(jié)點(diǎn),搜索本級(jí)中可以合并消項(xiàng)的節(jié)點(diǎn)并把合并后的項(xiàng)作為子節(jié)點(diǎn),逐級(jí)向下搜索直到本級(jí)節(jié)點(diǎn)均不能合并消項(xiàng),最后把所有葉子節(jié)點(diǎn)項(xiàng)相加即得到組合邏輯電路的最簡(jiǎn)邏輯表達(dá)式,從而完成組合邏輯電路的智能設(shè)計(jì)過(guò)程。算法通過(guò)使用啟發(fā)式策略,簡(jiǎn)化了搜索過(guò)程,提高了搜索速度。實(shí)驗(yàn)結(jié)果證明了與傳統(tǒng)算法作比較,該算法具有空間復(fù)雜度低,速度快等特點(diǎn)。

【文章頁(yè)數(shù)】：4 頁(yè)

【文章目錄】：
0 引言
1 組合電路最小項(xiàng)的概念
2 樹(shù)搜索優(yōu)化算法
3 算法應(yīng)用
4 算法實(shí)現(xiàn)
5 結(jié)語(yǔ)



本文編號(hào)：3842436