【摘要】：視頻測(cè)量(Videogrammetry Measurement,VM)已廣泛應(yīng)用于航空航天、生物醫(yī)學(xué)、遙感遙測(cè)、軍事等領(lǐng)域。VM需要在被測(cè)物上放置人工標(biāo)志點(diǎn)輔助測(cè)量,但現(xiàn)有基于微機(jī)的標(biāo)志點(diǎn)圖像坐標(biāo)識(shí)別耗時(shí)長(zhǎng),對(duì)于高幀頻/高分辨率的VM標(biāo)志點(diǎn),尚不能實(shí)時(shí)識(shí)別、提取其圖像坐標(biāo)。為此,本文圍繞基于FPGA的標(biāo)志點(diǎn)圖像坐標(biāo)實(shí)時(shí)識(shí)別技術(shù),開(kāi)展以下研究:研究了標(biāo)志點(diǎn)圖像坐標(biāo)識(shí)別算法,并以圖像分辨率為2352×1728/幀頻為60 fps的標(biāo)志點(diǎn)圖像作為研究對(duì)象,使用Matlab軟件仿真驗(yàn)證了該算法的有效性及魯棒性。針對(duì)算法中存在的浮點(diǎn)數(shù)轉(zhuǎn)定點(diǎn)數(shù)運(yùn)算問(wèn)題,研究了定點(diǎn)化技術(shù),根據(jù)特定硬件的位寬參數(shù),設(shè)計(jì)了一種基于Vedic算法的定點(diǎn)數(shù)乘法器,實(shí)驗(yàn)結(jié)果表明:在同等位寬的條件下,本文所設(shè)計(jì)的16×8位位寬Vedic算法乘法器較基4-Booth算法乘法器運(yùn)算速度快10倍,消耗的資源也較基4-Booth算法乘法器少。采用“自頂向下”的設(shè)計(jì)方法,以及面向硬件的設(shè)計(jì)思維,將標(biāo)志點(diǎn)圖像坐標(biāo)識(shí)別算法劃分為功能不同的模塊,運(yùn)用Verilog HDL語(yǔ)言進(jìn)行描述,并實(shí)現(xiàn)了算法在硬件上的加速。使用ISE、Modelsim等EDA工具,對(duì)各個(gè)模塊進(jìn)行功能仿真、綜合驗(yàn)證以及時(shí)序分析。搭建了FPGA實(shí)驗(yàn)平臺(tái),基于FPGA的標(biāo)志點(diǎn)圖像坐標(biāo)實(shí)時(shí)識(shí)別實(shí)驗(yàn)研究證明:本設(shè)計(jì)所占用的資源不超過(guò)FPGA總體資源的60%,且標(biāo)志點(diǎn)圖像坐標(biāo)與現(xiàn)有軟件計(jì)算結(jié)果一致。
【學(xué)位授予單位】：西南科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TP391.41

【參考文獻(xiàn)】

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本文編號(hào)：2547024