本文選題：可重構(gòu)處理器 + 視覺信息處理　； 參考：《天津大學(xué)》2016年碩士論文

【摘要】：可重構(gòu)處理器兼具了ASIC方式的高效性和GPP方式的靈活性,可以很好地應(yīng)用于計(jì)算量大但是并行化程度高的視頻處理領(lǐng)域,充分發(fā)揮其并行計(jì)算高效性和可配置工作靈活性的優(yōu)勢(shì)。因此,利用可重構(gòu)方式實(shí)現(xiàn)的視覺信息處理系統(tǒng)正逐漸成為一個(gè)新的研究熱點(diǎn)。本文首先介紹了基于可重構(gòu)處理器的視覺處理與演示系統(tǒng)的整體架構(gòu)、系統(tǒng)的工作流程和數(shù)據(jù)流。隨后介紹了視頻采集子系統(tǒng)的結(jié)構(gòu)和輸出時(shí)序,論述了視頻拼接主處理子系統(tǒng)與可重構(gòu)處理器系統(tǒng)間圖像數(shù)據(jù)和控制信息的傳輸方式。對(duì)主處理子系統(tǒng)進(jìn)行了設(shè)計(jì):包括I2C轉(zhuǎn)PLB的橋接電路,實(shí)現(xiàn)了主處理系統(tǒng)和單片機(jī)的通信;PLB轉(zhuǎn)UART的橋接電路,實(shí)現(xiàn)了主處理系統(tǒng)和后處理子系統(tǒng)的通信;對(duì)DDR讀寫電路進(jìn)行設(shè)計(jì),實(shí)現(xiàn)了視頻數(shù)據(jù)緩存的功能。此外,本文將Retinex圖像增強(qiáng)算法在可重構(gòu)處理器模型上進(jìn)行了映射分解,使其能夠在通用可重構(gòu)處理器上并行執(zhí)行。同時(shí),為了盡量減小計(jì)算量,本文提出了一種快速實(shí)現(xiàn)的隨機(jī)噴灑Retinex圖像增強(qiáng)算法,該算法在保證圖像增強(qiáng)質(zhì)量的同時(shí),能夠有效地提高算法執(zhí)行效率。本文使用Modelsim軟件對(duì)所設(shè)計(jì)的模塊進(jìn)行了仿真,同時(shí)基于FPGA開發(fā)板進(jìn)行了功能驗(yàn)證。將Retinex圖像增強(qiáng)算法在基于Soc Designer的可重構(gòu)處理器仿真測(cè)試平臺(tái)和基于Intel Atom 230的通用處理器測(cè)試平臺(tái)上進(jìn)行了串并行程序的性能分析與對(duì)比。實(shí)驗(yàn)結(jié)果表明,用并行流水方法實(shí)現(xiàn)的Retinex算法在程序執(zhí)行效率上是傳統(tǒng)串行方法的4.13倍,發(fā)揮了可重構(gòu)處理器執(zhí)行復(fù)雜圖像處理算法時(shí)并行計(jì)算的優(yōu)勢(shì)。對(duì)于文中提出的快速實(shí)現(xiàn)隨機(jī)噴灑Retinex算法(SRSR),基于MATLAB的仿真結(jié)果表明,SRSR相比于原始Retinex算法,圖像的色彩系數(shù)、信息熵和標(biāo)準(zhǔn)差等指標(biāo)基本一致,但算法運(yùn)行速度提高了25.6倍,適用于有更高速度需求的領(lǐng)域。
[Abstract]:The reconfigurable processor has both the high efficiency of ASIC and the flexibility of GPP, so it can be used in the field of video processing with large amount of computation but high degree of parallelization. Give full play to its advantages of high efficiency of parallel computing and flexibility of configurable work. Therefore, the visual information processing system realized by reconfigurable mode is becoming a new research hotspot. This paper first introduces the architecture, workflow and data flow of the visual processing and demonstration system based on the reconfigurable processor. Then, the structure and output timing of video acquisition subsystem are introduced, and the transmission mode of image data and control information between video splicing main processing subsystem and reconfigurable processor system is discussed. The main processing subsystem is designed: including the bridge circuit of I2C to PLB, the bridge circuit between the main processing system and the communication between PLB and UART is realized, and the communication between the main processing system and the post-processing subsystem is realized. The DDR reading and writing circuit is designed to realize the function of video data cache. In addition, the Retinex image enhancement algorithm is mapped and decomposed on the reconfigurable processor model so that it can be executed in parallel on the general reconfigurable processor. At the same time, in order to minimize the computational complexity, this paper proposes a fast implementation of random spraying Retinex image enhancement algorithm, which can effectively improve the efficiency of the algorithm while ensuring the quality of image enhancement. This paper simulates the designed module with Modelsim software and validates the function based on FPGA development board. Retinex image enhancement algorithm is analyzed and compared on Soc designer based reconfigurable processor simulation and general processor test platform based on Intel Atom 230. Experimental results show that the Retinex algorithm implemented by parallel pipelining method is 4.13 times more efficient than the traditional serial method, and it takes advantage of parallel computing when the reconfigurable processor executes the complex image processing algorithm. The simulation results based on MATLAB show that compared with the original Retinex algorithm, the color coefficient, information entropy and standard deviation of the image are basically the same, but the speed of the algorithm is 25.6 times higher than that of the original Retinex algorithm. Suitable for areas with higher speed requirements.
【學(xué)位授予單位】：天津大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP391.41;TP332

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本文編號(hào)：2049298