本文關(guān)鍵詞：基于FPGA的DDR3控制器IP設(shè)計與驗(yàn)證

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【摘要】：存儲器是計算機(jī)系統(tǒng)的重要組成部分,性能的好壞直接影響計算機(jī)系統(tǒng)。相對于磁性存儲器和光學(xué)存儲器而言,半導(dǎo)體存儲器以其高速率、體積小、高性價比、大容量和良好的兼容性在許多領(lǐng)域得到了廣泛的應(yīng)用。同時,綠色環(huán)保、低功耗等問題也給存儲器的研發(fā)帶來了新的挑戰(zhàn)。由于處理器不能直接訪問內(nèi)存,內(nèi)存控制器則負(fù)責(zé)處理器對內(nèi)存的控制操作,而內(nèi)存控制器則決定了計算機(jī)系統(tǒng)所能使用的內(nèi)存類型、內(nèi)存容量、數(shù)據(jù)寬度、傳輸速度等重要參數(shù),因此內(nèi)存控制器成為影響內(nèi)存性能發(fā)揮和計算機(jī)系統(tǒng)整體性能提高的重要因素之一。本課題在詳細(xì)研究了JEDEC組織制定的DDR3 SDRAM內(nèi)存技術(shù)規(guī)范的文檔基礎(chǔ)上,通過對芯片內(nèi)部功能模塊、控制命令以及工作狀態(tài)流程的具體研究分析,總結(jié)出一套DDR3 SDRAM內(nèi)存控制器的設(shè)計架構(gòu),然后采用了自上而下的設(shè)計方法完成對DDR3控制器的整體設(shè)計。完成全部硬件代碼設(shè)計后,使用Modelsim仿真工具對本設(shè)計進(jìn)行較為詳細(xì)的仿真。仿真完成之后在Cyclone IV系列FPGA上實(shí)現(xiàn)控制器電路,最后驗(yàn)證本設(shè)計的可行性,完成本文的所有工作。
【關(guān)鍵詞】：存儲器 DDR3 SDRAM 控制器
【學(xué)位授予單位】：南昌航空大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP332
【目錄】：

• 摘要4-5
• Abstract5-8
• 第1章 緒論8-11
• 1.1 研究背景8
• 1.2 DDR的國內(nèi)外研究發(fā)展現(xiàn)狀8-10
• 1.3 論文研究意義10
• 1.4 論文主要結(jié)構(gòu)10-11
• 第2章 DDR3 SDRAM的內(nèi)部結(jié)構(gòu)及關(guān)鍵技術(shù)11-25
• 2.1 DDR3 SDRAM功能描述11
• 2.2 DDR3 SDRAM內(nèi)部結(jié)構(gòu)11-13
• 2.3 DDR3 SDRAM引腳定義13-15
• 2.4 DDR3 SDRAM基本命令15-16
• 2.5 DDR3 SDRAM模式寄存器16-18
• 2.6 DDR3 SDRAM讀寫操作時序18-23
• 2.6.1 讀操作19-23
• 2.6.2 寫操作23
• 2.7 小結(jié)23-25
• 第3章 DDR3控制器IP的實(shí)現(xiàn)25-39
• 3.1 FPGA簡介25-27
• 3.1.1 FPGA芯片介紹25
• 3.1.2 FPGA基本結(jié)構(gòu)25-26
• 3.1.3 采用FPGA設(shè)計DDR3控制器的優(yōu)勢26
• 3.1.4 FPGA一般設(shè)計流程26-27
• 3.2 設(shè)計工具27-28
• 3.3 DDR3 SDRAM的控制器架構(gòu)28-29
• 3.3.1 設(shè)計方法28
• 3.3.2 整體架構(gòu)28-29
• 3.4 時鐘產(chǎn)生模塊29-30
• 3.5 控制模塊30-36
• 3.5.1 初始化模塊30-32
• 3.5.2 狀態(tài)控制模塊32-34
• 3.5.3 命令產(chǎn)生模塊34-35
• 3.5.4 刷新模塊35-36
• 3.6 數(shù)據(jù)通道控制模塊36-38
• 3.6.1 讀通道模塊36-37
• 3.6.2 寫通道模塊37-38
• 3.7 小結(jié)38-39
• 第4章 功能仿真與板級驗(yàn)證39-46
• 4.1 仿真軟件介紹39
• 4.2 DDR3控制器初始化時序圖39-40
• 4.2.1 初始化仿真時序圖40
• 4.3 DDR3控制器寫數(shù)據(jù)時序圖40-41
• 4.3.1 BC4寫數(shù)據(jù)時序圖40-41
• 4.3.2 BL8寫數(shù)據(jù)時序圖41
• 4.4 DDR3控制器讀數(shù)據(jù)時序圖41-42
• 4.4.1 BC4讀數(shù)據(jù)時序圖41-42
• 4.4.2 BL8讀數(shù)據(jù)時序圖42
• 4.5 DDR3控制器刷新請求響應(yīng)時序圖42-43
• 4.5.1 刷新響應(yīng)時序圖42-43
• 4.6 DDR3內(nèi)存控制器板級驗(yàn)證43-45
• 4.6.1 硬件平臺介紹43
• 4.6.2 驗(yàn)證方案、流程43-44
• 4.6.3 系統(tǒng)調(diào)試44-45
• 4.7 小結(jié)45-46
• 第5章 總結(jié)與展望46-48
• 5.1 總結(jié)46
• 5.2 工作展望46-48
• 參考文獻(xiàn)48-50
• 致謝50-51
• 附錄 DDR3控制器頂層verilog HDL代碼51-56

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1 Konrad Scheuer;集成了網(wǎng)絡(luò)連接的低成本控制器[J];國外電子元器件;2005年04期

2 陳曉明;譚爭光;王鵬;褚凌越;;TMS320C6416與CAN控制器的接口實(shí)現(xiàn)[J];電子元器件應(yīng)用;2010年04期

3 趙娟娟;郝繼飛;劉會娟;李航;;基于AT90CAN128的小型車載控制器[J];機(jī)械工程與自動化;2011年01期

4 曲延濱 ,周慶明 ,潘毅;TMS320LF2407A的CAN控制器應(yīng)用實(shí)例[J];微型機(jī)與應(yīng)用;2003年09期

5 文川;;基于uC/OS-Ⅱ的塑料坯成型控制器的設(shè)計[J];塑料;2006年02期

6 趙望達(dá);一種同時適配Ⅱ型和Ⅲ型儀表的控制器接口的設(shè)計[J];微型機(jī)與應(yīng)用;1995年07期

7 李炳生,張波濤;DSP與CAN控制器的接口及實(shí)現(xiàn)[J];武漢科技大學(xué)學(xué)報(自然科學(xué)版);2002年02期

8 陸佳煒;藍(lán)牙主控制器接口簡析[J];半導(dǎo)體技術(shù);2003年03期

9 鄧必紅;余臻;王威;;基于80C320的通訊控制器的實(shí)現(xiàn)[J];電腦知識與技術(shù);2006年29期

10 王立華;邵玉芹;孟秀錦;;基于MAX Ⅱ CPLD的LCD控制器設(shè)計[J];微計算機(jī)信息;2010年14期

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1 吳昌平;;CAN總線及在電除塵器控制器中的實(shí)現(xiàn)[A];第九屆全國電除塵、第一屆脫硫?qū)W術(shù)會議論文集[C];2001年

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1 董岱岳;基于FPGA的DDR3 SDRAM控制器設(shè)計[D];山東大學(xué);2015年

2 賀朝陽;增程式輔助動力系統(tǒng)控制系統(tǒng)的研究[D];北京理工大學(xué);2015年

3 陸駿;基于軟件定義網(wǎng)絡(luò)的多控制器部署問題研究[D];大連理工大學(xué);2015年

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5 楊軍;基于FPGA的DDR3控制器IP設(shè)計與驗(yàn)證[D];南昌航空大學(xué);2015年

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9 劉燕;可遠(yuǎn)程組網(wǎng)控制的高性價比智能閥門控制器的研究與實(shí)現(xiàn)[D];南京航空航天大學(xué);2012年

10 劉寧宇;嵌入式隧道照明控制器的研究和設(shè)計[D];武漢理工大學(xué);2007年

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本文編號：615382