本文關鍵詞：基于PCIE固態(tài)硬盤的嵌入式存儲技術

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【摘要】：存儲系統(tǒng)是航測系統(tǒng)的關鍵組成部分，隨著高分辨率、高頻幀CCD相機在航測中的廣泛使用，不僅要求存儲系統(tǒng)可以對航測數(shù)據(jù)進行高速穩(wěn)定的存儲，，還要能克服空天等惡劣環(huán)境。針對這些要求，本文提出了基于PCIE固態(tài)硬盤的嵌入式存儲技術，就存儲系統(tǒng)的硬件平臺搭建和數(shù)據(jù)流設計的相關技術問題進行了研究。 針對硬件平臺的搭建，本文深入研究了PCIE協(xié)議和CPCIE規(guī)范，提出了設計方案，采用PCIE固態(tài)硬盤的結構，以NAND Flash作為固態(tài)存儲芯片，以PCIE高速接口作為板卡接口，按照CPCIE3U規(guī)范設計。根據(jù)提出的設計方案和性能要求，完成了芯片選型、硬件原理圖及PCB的設計。該設計方案一方面依靠CPCIE規(guī)范的高速高帶寬的背板連接、抗惡劣環(huán)境和緊密耦合等優(yōu)點，提升了系統(tǒng)的可靠性和性能；另一方面借助于固態(tài)存儲芯片NAND Flash的功耗小、體積小、抗震能力強等優(yōu)點，使系統(tǒng)的可靠性得以增強，體積和功耗也得以降低。 針對數(shù)據(jù)流設計，在硬件平臺的基礎上，本文提出了一種系統(tǒng)數(shù)據(jù)流的設計方案，存儲系統(tǒng)數(shù)據(jù)流在EDK中設計完成，以MicroBlaze處理器為系統(tǒng)CPU，以Standalone嵌入式操作系統(tǒng)作為操作系統(tǒng)。為解決系統(tǒng)PCIE高速通信，本文采用了Xilinx自帶的IP核PLBv46Bridge作為PCIE接口模塊，通過PCIE總線板卡成功被主控設備找到。為解決系統(tǒng)的高速緩存，研究了MPMC的NPI接口的讀寫時序，并在FPGA中設計了NPI控制器，成功實現(xiàn)了對DDR3的讀寫，經(jīng)測試寫入DDR3的速度達到560MB/s，讀取DDR3的速度為400MB/s。為了實現(xiàn)對NAND Flash芯片的高速訪問，本文首先分析了NAND Flash物理層的驅(qū)動邏輯、FRAM芯片的讀寫，并在FPGA中實現(xiàn)了這些操作時序，研究了并行技術及流水線技術，提出了片外并行片內(nèi)兩級流水的寫入技術；其次給出了NAND Flash控制器的總體設計，提出了NAND Flash控制器IO擴展的一種方法，有效節(jié)省了FPGA資源；然后提出了NAND Flash壞塊的管理方法，解決了壞塊地址的快速檢索并節(jié)省了用于存儲壞塊地址的存儲空間；最后在FPGA中實現(xiàn)片外并行片內(nèi)兩級流水的寫入方式，經(jīng)過性能測試分析可達到352MB/s的寫入速度。總的來說，NPI控制器和NAND Flash控制器都滿足了250MB/s存儲帶寬的要求，達到了預期目標，解決了高速航測數(shù)據(jù)的存儲問題。 為了形成集數(shù)據(jù)采集、存儲、管理于一體的ATR記錄系統(tǒng)，本文在相關研究成果的基礎上，提出了多模塊ATR記錄系統(tǒng)的設計方案，整個系統(tǒng)按照CPCIE3U規(guī)范設計，架構十分靈活，并完成了主控交換板的硬件設計。
【關鍵詞】：PCIE總線 NAND Flash 嵌入式存儲 CPCIE FPGA
【學位授予單位】：中國科學院研究生院（光電技術研究所）
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP333
【目錄】：

• 致謝4-5
• 摘要5-6
• ABSTRACT6-11
• 1 引言11-16
• 1.1 研究背景11
• 1.2 國內(nèi)外現(xiàn)狀及發(fā)展趨勢11-14
• 1.2.1 固態(tài)存儲系統(tǒng)的現(xiàn)狀及發(fā)展趨勢11-13
• 1.2.2 系統(tǒng)架構平臺的現(xiàn)狀及發(fā)展趨勢13-14
• 1.3 研究內(nèi)容與章節(jié)安排14-16
• 2 PCIE 協(xié)議及 CPCIE 規(guī)范介紹16-23
• 2.1 本章引言16
• 2.2 PCIE 協(xié)議介紹16-20
• 2.2.1 PCIE 總線拓撲16-17
• 2.2.2 PCIE 體系分層17-18
• 2.2.3 PCIE 數(shù)據(jù)傳輸18-20
• 2.3 CPCIE 規(guī)范20-22
• 2.4 本章小結22-23
• 3 存儲系統(tǒng)的硬件設計23-35
• 3.1 本章引言23
• 3.2 性能要求和主要芯片介紹23-26
• 3.2.1 性能要求23
• 3.2.2 芯片選型23-26
• 3.3 原理圖設計26-31
• 3.3.1 DDR3 電路設計26-27
• 3.3.2 電源電路設計27-29
• 3.3.3 時鐘電路設計29
• 3.3.4 PCIE 高速接口電路設計29-30
• 3.3.5 配置電路和 JTAG 口電路設計30-31
• 3.3.6 NAND Flash 電路和 FRAM 電路設計31
• 3.4 高速 PCB 設計31-34
• 3.4.1 高速 PCB 布線遇到的問題31-32
• 3.4.2 高速 PCB 信號線布線規(guī)則32-34
• 3.5 本章小結34-35
• 4 存儲系統(tǒng)數(shù)據(jù)流設計35-53
• 4.1 本章引言35
• 4.2 系統(tǒng)數(shù)據(jù)流的整體設計35-36
• 4.3 PCIE 接口模塊36-38
• 4.3.1 PCIE 硬核36-37
• 4.3.2 PCIE 接口模塊的聯(lián)調(diào)37-38
• 4.4 數(shù)據(jù)緩存模塊38-41
• 4.4.1 MPMC 控制器38
• 4.4.2 NPI 控制器38-40
• 4.4.3 Chipscope 采樣結果和分析40-41
• 4.5 NAND Flash 控制器41-52
• 4.5.1 讀 NAND Flash ID42-43
• 4.5.2 讀 NAND Flash 頁數(shù)據(jù)43-44
• 4.5.3 寫 NAND Flash 頁數(shù)據(jù)44-45
• 4.5.4 擦除 NAND Flash 數(shù)據(jù)45-46
• 4.5.5 讀當前狀態(tài)46
• 4.5.6 壞塊掃描46-47
• 4.5.7 FRAM 控制器47-48
• 4.5.8 并行技術48
• 4.5.9 流水線技術48
• 4.5.10 片外并行片內(nèi)兩級流水48
• 4.5.11 NAND Flash 控制器總體架構48-50
• 4.5.12 Chipscope 采樣結果與分析50-52
• 4.6 本章小結52-53
• 5 多模塊 ATR 記錄系統(tǒng)53-58
• 5.1 本章引言53
• 5.2 多模塊 ATR 記錄系統(tǒng)設計方案53
• 5.3 主控交換板的硬件設計53-57
• 5.3.1 主控交換板芯片選型54-56
• 5.3.2 主控交換板原理圖及 PCB 設計56-57
• 5.4 本章小結57-58
• 6 全文總結與展望58-60
• 6.1 全文工作總結58-59
• 6.2 論文創(chuàng)新點59
• 6.3 下一步工作展望59-60
• 參考文獻60-63
• 作者簡歷及攻讀碩士學位期間發(fā)表的學術論文63

【參考文獻】

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中國博士學位論文全文數(shù)據(jù)庫 前1條

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